半導体装置
【課題】オン抵抗の低減や耐圧の向上が図れる半導体装置を提供する。
【解決手段】第１の絶縁層と、第１の絶縁層の上に設けられた半導体層と、半導体層に選択的に設けられた第１の半導体領域と、第１の半導体領域に対して離間して半導体層に選択的に設けられた第２の半導体領域と、第１の半導体領域に接して設けられた第１の主電極と、第２の半導体領域に接して設けられた第２の主電極と、半導体層の上に設けられた第２の絶縁層と、半導体層における第１の半導体領域と第２の半導体領域との間の部分の上方の第２の絶縁層中に設けられた第１の導電材と、第１の導電材に対向する部分の半導体層に設けられたトレンチ内に設けられ、第１の導電材に接し、かつ前記第１の絶縁層に達する第２の導電材とを備えている。
【解決手段】第１の絶縁層と、第１の絶縁層の上に設けられた半導体層と、半導体層に選択的に設けられた第１の半導体領域と、第１の半導体領域に対して離間して半導体層に選択的に設けられた第２の半導体領域と、第１の半導体領域に接して設けられた第１の主電極と、第２の半導体領域に接して設けられた第２の主電極と、半導体層の上に設けられた第２の絶縁層と、半導体層における第１の半導体領域と第２の半導体領域との間の部分の上方の第２の絶縁層中に設けられた第１の導電材と、第１の導電材に対向する部分の半導体層に設けられたトレンチ内に設けられ、第１の導電材に接し、かつ前記第１の絶縁層に達する第２の導電材とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、耐圧向上を図らんとするべく、半導体層の表面側に絶縁層を介して対向するフィールドプレート電極を設けた構造が知られている（例えば、特許文献１参照）。また、特許文献１には、フィールドプレート電極の一部を、ベース領域に対向させてゲート電極として用いることも開示されている。
【０００３】
さらなる耐圧の向上やオン抵抗の低減を図るために、フィールドプレート電極やゲート電極を半導体層の裏面側にも対向させて設けることが理論上は考えられるが、その構造の場合、裏面側に設けた電極の引き出し構造が複雑になることなどから、現状、そのような構造を安定して得ることは難しく、新たな素子デザインの開発が求められている。
【特許文献１】特許第３２０７６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、オン抵抗の低減や耐圧の向上が図れる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１の絶縁層と、前記第１の絶縁層の上に設けられた半導体層と、前記半導体層に選択的に設けられた第１の半導体領域と、前記第１の半導体領域に対して離間して、前記半導体層に選択的に設けられた第２の半導体領域と、前記第１の半導体領域に接して設けられた第１の主電極と、前記第２の半導体領域に接して設けられた第２の主電極と、前記半導体層の上に設けられた第２の絶縁層と、前記半導体層における前記第１の半導体領域と前記第２の半導体領域との間の部分の上方の前記第２の絶縁層中に設けられた第１の導電材と、前記第１の導電材に対向する部分の前記半導体層に設けられたトレンチ内に設けられ、前記第１の導電材に接し、かつ前記第１の絶縁層に達する第２の導電材と、を備えたことを特徴とする半導体装置が提供される。
【０００６】
また、本発明の他の一態様によれば、絶縁層と、前記絶縁層の上に設けられた半導体層と、前記半導体層に選択的に設けられた第１の半導体領域と、前記第１の半導体領域に対して離間して、前記半導体層に選択的に設けられた第２の半導体領域と、前記第１の半導体領域に接して設けられた第１の主電極と、前記第２の半導体領域に接して設けられた第２の主電極と、前記絶縁層内における少なくとも前記半導体層に対向しない部分に選択的に設けられた導電材と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、オン抵抗の低減や耐圧の向上が図れる半導体装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。なお、各図面で同じ構成要素には同一の符号を付し、その説明を省略することがある。
【０００９】
［第１の実施形態］
本実施形態では、半導体装置として、例えばＳＯＩ（Silicon On Insulator）層に形成されたダイオードを例に挙げ、図１を参照して説明する。すなわち、本実施形態に係る半導体装置においては、図１（ｂ）に表すように、半導体基板１１の上に第１の絶縁層１２を介して半導体層１３が設けられ、その半導体層１３に、ＰＮ接合構造が形成されている。半導体基板１１及び半導体層１３は、例えばシリコンからなる。第１の絶縁層１２は、例えば、半導体基板１１の上に埋め込まれた酸化シリコンからなる。
【００１０】
半導体層１３は例えばＮ−型シリコンからなり、その半導体層１３に、例えばＰ＋型シリコンからなる第１の半導体領域２１と、例えばＮ＋型シリコンからなる第２の半導体領域２２とが、それぞれ選択的に形成されている。
【００１１】
第１の半導体領域２１は、図１（ａ）に表すように、例えば環状に形成され、その内側に第１の半導体領域２１に対して離間して第２の半導体領域２２が形成されている。第１の半導体領域２１と第２の半導体領域２２との間には、例えばＮ−型シリコンからなるドリフト領域２３が環状に形成されている。ドリフト領域２３の外周側部分と、第１の半導体領域２１の内周側部分とがＰＮ接合している。
【００１２】
図１（ｂ）に表すように、半導体層１３の上には、例えば酸化シリコンからなる第２の絶縁層１４が設けられている。第２の絶縁層１４の上には、第１の主電極３１と第２の主電極３２が選択的に設けられている。第１の主電極３１は、第２の絶縁層１４を貫通して形成されたビアを介して、第１の半導体領域２１の表面に接している。第２の主電極３２は、第２の絶縁層１４を貫通して形成されたビアを介して、第２の半導体領域２２の表面に接している。第１の主電極３１と第２の主電極３２との間に順方向電圧が印加されると、第１の半導体領域２１、ドリフト領域２３および第２の半導体領域２２を介して、それら両電極３１、３２間に電流が流れる。すなわち、本実施形態に係る半導体装置は、半導体基板１１の主面に対して略平行な方向に電流が流れるいわゆる横型の半導体装置である。
【００１３】
ドリフト領域２３の上の第２の絶縁層１４中には、第１の導電材（フィールドプレート部）１５が設けられている。第１の導電材１５は、図１（ａ）に表すように、渦巻き状に形成されている。第１の導電材１５は、例えば、多結晶シリコン、半絶縁性多結晶シリコン（SIPOS:semi-insulated polycrystalline silicon）など、第１の主電極３１、第２の主電極３２に用いられる例えば金属材料よりも抵抗が高い材料からなる。
【００１４】
第１の導電材１５の一端は、図１（ｂ）に表すように、第１の主電極３１に接続されている。第１の導電材１５の他端は、図１（ａ）におけるＢ−Ｂ線断面である図１（ｃ）に表すように、第２の主電極３２に接続されている。第１の導電材１５は、渦巻き状に十分長く形成することにより、第１の主電極３１と第２の主電極３２との間のリーク電流を実用上問題ない程度に低く抑えられる。フィールドプレート電極として機能する第１の導電材１５は、選択する材質により、渦巻き状の他、ベタな層状等、その他平面パターンが可能である。
【００１５】
第１の導電材１５の下には、ドリフト領域２３を貫通して複数のトレンチＴが設けられ、そのトレンチＴ内に第２の導電材が充填されている。トレンチＴは、第１の導電材１５が延在する方向に沿って間欠的に設けられ、図１（ｄ）は、図１（ａ）においてトレンチが形成されていない部分の断面であるＣ−Ｃ線断面を表し、図１（ｅ）は、図１（ａ）においてトレンチが形成された部分の断面であるＤ−Ｄ断面を表す。
【００１６】
図１（ｅ）に表すように、トレンチＴはドリフト領域２３を貫通し、第１の絶縁層１２の表面（上面）よりも下方にまで至って形成されている。トレンチＴを形成した後、その内壁面（側面及び底面）を酸化して得られるシリコン酸化膜等の絶縁膜１７を形成した上で、トレンチＴ内に第２の導電材１６が充填される。第２の導電材１６としては、例えば、多結晶シリコン、単結晶シリコン、SIPOS（semi-insulated polycrystalline silicon）、金属などを用いることができる。トレンチＴ内に充填された第２の導電材１６の上端部は、第１の導電材１５に接している。あるいは、第２の導電材１６と第１の導電材１５とを同材料にて一体に形成してもよい。いずれにしても、第１の導電材１５と第２の導電材１６とは電気的に接続される。トレンチＴ及び第２の導電材１６の底部は、ドリフト領域２３と第１の絶縁層１２との境界面よりも図１（ｅ）において下方の第１の絶縁層１２側に位置し、本実施形態では、トレンチＴ及び第２の導電材１６の底部は第１の絶縁層１２の表層部近傍に位置する。
【００１７】
図１（ａ）、（ｅ）におけるＥ−Ｅ線断面図である図１（ｆ）に表すように、トレンチＴ及びその内部に充填された第２の導電材１６は、第１の導電材１５の延在する方向に沿って間欠的に複数設けられている。
【００１８】
第１の導電材１５の両端は、それぞれ、第１の主電極３１と第２の主電極３２とに接続されているため、第１の主電極３１と第２の主電極３２との間に逆バイアスが印加されたオフ時、第１の導電材１５の一端は第１の半導体領域２１と略同電位にされ、他端は第２の半導体領域２２と略同電位にされ、第１の導電材１５の両端以外の部分は、両端からの経路長に応じた電位にされる。
【００１９】
すなわち、第１の半導体領域２１と第２の半導体領域２２とをつなぐ方向に見て、第１の導電材１５の電位がゆるやかに分布し、この第１の導電材１５からの電界によって、半導体層１３においても高電位側と低電位側との間の電位分布をゆるやかにできる。この結果、半導体層１３における電界集中を抑制して耐圧を向上できる。
【００２０】
前述した第１の導電材１５は、この第１の導電材１５が第２の絶縁層１４を介して対向する半導体層１３の第１の主面側における電界集中を抑えるのに有効である。そして、本実施形態では、図１（ｅ）に表すように、半導体層１３を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、半導体層１３の第２の主面側（第１の絶縁層１２と接している裏面側）にも、第１の導電材１５の電界を作用させることができる。
【００２１】
複雑で困難なプロセスで半導体層１３の第２の主面に対向する部分に第１の導電材１５を設けなくても、本実施形態によれば、半導体層１３を貫通して設けられ上端部が第１の導電材１５に接続された第２の導電材１６からの電界（すなわち第１の導電材１５の電界）を半導体層１３の第２の主面側にまわりこませるように作用させることができる。そのため、半導体層１３の第２の主面側においても電位分布をゆるやかにでき、電界集中を抑制できる。また、基板１１の電位が、半導体層１３へ与える影響を少なくすることができ、そのことで、第１の絶縁層（埋め込み絶縁層）１２を薄くすることが可能になる。
【００２２】
すなわち、本実施形態に係る半導体装置（ダイオード）によれば、逆バイアスが印加されるオフ時において、両端が第１の主電極３１と第２の主電極３２に接続され、経路長に沿ってゆるやかな電位分布となる第１の導電材１５からの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができる。例えば半導体基板１１の反りを抑制するべく第１の絶縁層１２を薄く形成しても、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００２３】
近年、ロジック回路やメモリ等のＶＬＳＩ（very large scale integrated circuit）だけでなく、パワーデバイス等のディスクリートデバイスにおいても、薄膜ＳＯＩ構造を用いた高性能化が図られている。しかし、ＶＬＳＩなどの低耐圧素子（素子耐圧数ボルト）で使用されている素子デザインを、数十から数千ボルトの高耐圧が必要なパワーデバイスの素子デザインへそのまま使うことはできず、両者を１チップに集積化することは難しかった。
【００２４】
これに対して本実施形態によれば、最先端のマイクロプロセッサなどで使用される例えば０．１（μｍ）の薄膜ＳＯＩ層でも、数十から千ボルトを超える耐圧を持つダイオードやＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を実現することが可能となり、ＶＬＳＩと、高耐圧パワーデバイスとの１チップ化が可能となる。この結果、例えば、１チップ上での低耐圧回路と高耐圧回路間の確実な電気的なアイソレーションや、パワーデバイスをＶＬＳＩでデジタル制御することなどによる高付加価値化の実現が期待できる。さらに、電子デバイスと、例えば光の波長の１／２〜１（１００ｎｍ〜１μｍ）程度の幅や厚さの導波路を有する光デバイスとの容易な１チップ化も期待できる。
【００２５】
図１（ｅ）に表すトレンチＴの形成にあたっては、ドリフト領域２３におけるトレンチＴを形成すべき部分のみを選択的にエッチング除去することで、ドリフト領域２３を貫通する複数のトレンチＴを形成することができる。
【００２６】
あるいは、トレンチＴとなるべき部分だけでなく、トレンチＴの周囲のドリフト領域２３も選択的に除去して例えばスリット状のトレンチを形成し、そのトレンチ内に導電材１６となるべき材料を埋め込んだ後、その材料を選択的にエッチング除去して柱状に第２の導電材１６が残るようにし、それら第２の導電材１６間に、図２に表すように絶縁層（例えば酸化シリコンからなる）１２ａを埋め込んでもよい。この場合、第１の半導体領域２１と第２の半導体領域２２との間を結ぶ方向に沿って形成された複数の第２の導電材１６間に絶縁層１２ａが介在された構造となる。第２の導電材１６が設けられていない部分にはドリフト領域２３が残され、そのドリフト領域２３を介して第１の半導体領域２１と第２の半導体領域２２との間の導通は確保される。
【００２７】
［第２の実施形態］
本実施形態では、半導体装置として、例えばＳＯＩ層に形成されたＭＯＳＦＥＴを例に挙げ、図３を参照して説明する。
【００２８】
本実施形態では、例えばＮ−型シリコンからなる半導体層１３に、例えばＰ＋型シリコンからなる第３の半導体領域（ベース領域）４４が環状に形成され、その内側に第３の半導体領域４４に対して離間して、例えばＮ＋型シリコンからなる第２の半導体領域（ドレイン領域）４２が形成されている。第３の半導体領域４４の表層部には、例えばＮ型シリコンからなる第１の半導体領域（ソース領域）４１が環状に形成されている。第３の半導体領域４４と第２の半導体領域４２との間には、例えばＮ−型シリコンからなるドリフト領域４３が、両領域４４、４２に接して環状に形成されている。
【００２９】
半導体層１３の上には、例えば酸化シリコンからなる第２の絶縁層１４が設けられ、第２の絶縁層１４の上には、第１の主電極４８と第２の主電極４９が選択的に設けられている。第１の主電極４８は、第２の絶縁層１４を貫通して形成されたビアを介して、第１の半導体領域４１及び第３の半導体領域４４の表面に接している。第２の主電極４９は、第２の絶縁層１４を貫通して形成されたビアを介して、第２の半導体領域４２の表面に接している。
【００３０】
ドリフト領域４３の上の第２の絶縁層１４中には、フィールドプレート部４５ｂが設けられ、第３の半導体領域４４の上の第２の絶縁層１４中には、制御電極部４５ａが設けられている。制御電極部４５ａとフィールドプレート部４５ｂとは、図３（ａ）に表すように、ひとつながりにされ、渦巻き状に形成されている。制御電極部４５ａと、フィールドプレート部４５ｂは、本実施形態における第１の導電材を構成する。
【００３１】
フィールドプレート部４５ｂは、前述した第１の実施形態と同様、例えば、多結晶シリコン、半絶縁性多結晶シリコンなどからなる。フィールドプレート部４５ｂの一端は、図３（ａ）に表すように、制御電極部４５ａに接続されている。あるいは、フィールドプレート部４５ｂの一端を第１の主電極４８に接続させてもよい。フィールドプレート部４５ｂの他端は、図１（ｃ）を参照して説明した第１の実施形態と同様、第２の主電極４９に接続されている。フィールドプレート部４５ｂは、渦巻き状に十分長く形成することにより、制御電極部４５ａと第２の主電極４９との間のリーク電流を実用上問題ない程度に低く抑えられる。
【００３２】
第３の半導体領域４４及びその表層部に選択的に形成された第１の半導体領域４１は、ドリフト領域４３を囲むように環状に形成されている。
【００３３】
制御電極部４５ａは、第３の半導体領域４４における第１の半導体領域４１とドリフト領域４３との間の部分の上で、フィールドプレート部４５ｂの外側を囲むように環状に形成されている。
【００３４】
本実施形態では、第１の主電極４８に対して第２の主電極４９側を高電位とする電圧が両電極４８、４９間に印加された状態で、所望の制御電圧を制御電極部４５ａに印加すると、その制御電極部４５ａが対向している第３の半導体領域４４にチャネルが形成され、第１の半導体領域４１、チャネル、ドリフト領域４３および第２の半導体領域４２を介して、両電極４８、４９間に電流が流れる。本実施形態に係る半導体装置も、半導体基板１１の主面に対して略平行な方向に電流が流れるいわゆる横型の半導体装置である。
【００３５】
本実施形態においても、第１の実施形態と同様、ドリフト領域４３においてフィールドプレート部４５ｂの下方に対応する部分には、図３（ｃ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜１７を介して第２の導電材１６が充填されている。
【００３６】
さらに、本実施形態では、第３の半導体領域４４において制御電極部４５ａの下方に対応する部分にも、図３（ｃ）及びその図３（ｃ）におけるＨ−Ｈ線断面図である図３（ｄ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜１７を介して第２の導電材１６が充填されている。第２の導電材１６としては、例えば、多結晶シリコン、単結晶シリコン、金属などを用いることができる。
【００３７】
フィールドプレート部４５ｂの下方に形成されたトレンチＴはドリフト領域４３を貫通し、第１の絶縁層１２の表面よりも下方にまで至って形成されている。制御電極部４５ａの下方に形成されたトレンチＴは第３の半導体領域４４を貫通し、第１の絶縁層１２の表面よりも下方にまで至って形成されている。
【００３８】
フィールドプレート部４５ｂ下方のトレンチＴ内に充填された第２の導電材１６の上端部は、フィールドプレート部４５ｂに接してフィールドプレート部４５ｂと電気的に接続されている。制御電極部４５ａ下方のトレンチＴ内に充填された第２の導電材１６の上端部は、制御電極部４５ａに接して制御電極部４５ａと電気的に接続されている。
【００３９】
フィールドプレート部４５ｂ下方のトレンチＴ及び第２の導電材１６の底部は、ドリフト領域４３と第１の絶縁層１２との境界面よりも図３（ｃ）において下方の第１の絶縁層１２側に位置している。制御電極部４５ａ下方のトレンチＴ及び第２の導電材１６の底部は、第３の半導体領域４４と第１の絶縁層１２との境界面よりも図３（ｃ）において下方の第１の絶縁層１２側に位置している。
【００４０】
本実施形態においては、制御電極部４５ａもしくは第１の主電極４８に接続されたフィールドプレート部４５ｂの一端は、第２の主電極４９に接続された他端よりも低電位にされ、逆に言えば、フィールドプレート部４５ｂの他端は一端よりも高電位にされる。フィールドプレート部４５ｂの両端以外の部分は、両端からの経路長に応じた電位にされる。
【００４１】
すなわち、本実施形態においても、第１の半導体領域４１と第２の半導体領域４２とをつなぐ方向に見て、フィールドプレート部４５ｂの電位がゆるやかに分布し、このフィールドプレート部４５ｂからの電界によって、半導体層１３においても高電位側（本実施形態においては第２の主電極４９側）と低電位側（本実施形態においては第１の主電極４８側）との間の電位分布をゆるやかにできる。この結果、半導体層１３における電界集中を抑制して耐圧を向上できる。
【００４２】
フィールドプレート部４５ｂは、このフィールドプレート部４５ｂが第２の絶縁層１４を介して対向する半導体層１３の第１の主面側における電界集中を抑えるのに特に有効である。そして、本実施形態においても、図３（ｃ）に表すように、半導体層１３を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、半導体層１３の第２の主面側（第１の絶縁層１２と接している裏面側）にも、フィールドプレート部４５ｂの電界を作用させることができ、半導体層１３の第２の主面側においても電位分布をゆるやかにでき、電界集中を抑制できる。
【００４３】
すなわち、本実施形態においても、スイッチングオフ時、経路長に沿ってゆるやかな電位分布となるフィールドプレート部４５ｂからの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができ、例えば半導体基板１１の反りを抑制するべく第１の絶縁層１２を薄く形成しても、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００４４】
さらに本実施形態では、スイッチングオン時、第３の半導体領域４４を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、第３の半導体領域４４の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極部４５ａの電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域４４の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００４５】
［第３の実施形態］
本実施形態では、半導体装置として、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を例に挙げ、図４を参照して説明する。なお、前述した第１、第２の実施形態と同じ構成要素には同一の符号を付しその詳細な説明は省略する。
【００４６】
本実施形態では、例えばＮ−型シリコンからなる半導体層１３に、例えばＰ＋型シリコンからなる第３の半導体領域（ベース領域）４４が環状に形成され、その内側に第３の半導体領域４４に対して離間して、例えばＮ型シリコンからなるバッファ領域５３が形成されている。第３の半導体領域４４の表層部には、例えばＮ型シリコンからなる第１の半導体領域（エミッタ領域）４１が環状に形成されている。第３の半導体領域４４とバッファ領域５３との間には、例えばＮ−型シリコンからなるドリフト領域４３が、両領域４４、５３に接して環状に形成されている。バッファ領域５３の内側には、例えばＰ型シリコンからなる第２の半導体領域（コレクタ領域）５２が形成されている。
【００４７】
第１の半導体領域４１は第１の主電極４８に接続され、第２の半導体領域５２は第２の主電極４９に接続されている。ドリフト領域４３の上の第２の絶縁層１４中には、フィールドプレート部４５ｂが設けられ、第３の半導体領域４４の上の第２の絶縁層１４中には制御電極部４５ａが設けられている。制御電極部４５ａとフィールドプレート部４５ｂとは、ひとつながりにされ、渦巻き状に形成されている。
【００４８】
本実施形態に係る半導体装置（ＩＧＢＴ）において、制御電極部４５ａに所望の制御電圧（ゲート電圧）を印加すると、第２の絶縁層１４を介して制御電極部４５ａに対向する第３の半導体領域４４にｎチャネルが形成され、第１の主電極４８と第２の主電極４９との間（エミッタ・コレクタ間）がオン状態となる。ＩＧＢＴにおいては、エミッタから電子が、コレクタから正孔が注入され、ドリフト領域４３にキャリアが蓄積し、伝導度変調が起こるので、オン抵抗を小さくできる。
【００４９】
また、本実施形態においても、第３の半導体領域４４を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、第３の半導体領域４４の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極部４５ａの電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域４４の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００５０】
さらに、スイッチングオフ時、経路長に沿ってゆるやかな電位分布となるフィールドプレート部４５ｂからの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができ、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００５１】
［第４の実施形態］
本実施形態では、半導体装置として、例えば、注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）を例に挙げ、図５を参照して説明する。なお、前述した各実施形態と同じ構成要素には同一の符号を付しその詳細な説明は省略する。
【００５２】
本実施形態では、例えばＮ−型シリコンからなるドリフト領域４３の外側に、例えばＰ型シリコンからなる第３の半導体領域（ベース領域）６２が環状に形成されている。ドリフト領域４３と第３の半導体領域６２とはＰＮ接合している。第３の半導体領域６２の外側には、半導体領域６１が環状に形成されている。半導体領域６１は、図５（ｂ）に表すように、例えばＮ型シリコンからなる第１の半導体領域（エミッタ領域）６１ａと、この第１の半導体領域６１ａに対して隣接して形成された例えばＰ＋型シリコンからなるベースコンタクト領域６１ｂとからなる。それぞれ複数の第１の半導体領域６１ａとベースコンタクト領域６１ｂとが、図５（ａ）において紙面を貫く方向に交互に繰り返されて形成されている。第１の半導体領域６１ａとベースコンタクト領域６１ｂとはＰＮ接合している。第１の半導体領域６１ａと第３の半導体領域６２とはＰＮ接合している。
図５（ｂ）に表すように、第３の半導体領域６２には、周期的にトレンチＴ及びこれに充填された第２の導電材１６が設けられている。トレンチＴ及び第２の導電材１６は、例えば、第１の半導体領域６１ａに隣接する部分（チャネルが形成される部分）を挟むように、ベースコンタクト領域６１ｂに隣接する部分に設けられている。したがって、第２の導電材１６の電位（ゲート電位）を、２方向からチャネル形成部にまわりこませて作用させることができ、低オン抵抗化しやすい。
【００５３】
第１の半導体領域６１ａ及びベースコンタクト領域６１ｂは、第１の主電極６３に接している。ベースコンタクト領域６１ｂは第３の半導体領域６２に接しており、これにより、オフ状態において第３の半導体領域６２の電位を第１の主電極６３の電位（エミッタ電位）に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
【００５４】
第３の半導体領域６２の上には絶縁層６６が設けられ、その絶縁層６６中に制御電極６５が設けられている。制御電極６５は、絶縁層６６を介して第３の半導体領域６２に対向している。
【００５５】
半導体層１３及び絶縁層６６の上には第２の絶縁層１４が設けられており、ドリフト領域４３の上の第２の絶縁層１４中には、フィールドプレート部４５ｂが形成されている。フィールドプレート部４５ｂの一端は、制御電極部６５の上に対応する部分に設けられ、フィールドプレート部４５ｂの一端は、制御電極部６５もしくは第１の主電極６３に接続されている。フィールドプレート部４５ｂの他端は、第２の主電極４９に接続されている。
【００５６】
本実施形態では、前述した第３の実施形態に係る半導体装置（ＩＧＢＴ）よりも、第３の半導体領域（ベース領域）６２の厚みを狭めており、第２の半導体領域（コレクタ領域）５２から注入された正孔の第３の半導体領域６２への流れ込み（すなわち、第１の主電極６３側への流出）が減少し、相対的に電子の注入量が促進され低オン抵抗を実現できる。
【００５７】
また、本実施形態においても、スイッチングオン時、図５（ｃ）に表されるように、第３の半導体領域６２を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、第３の半導体領域６２の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極６５の電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域６２の表裏両面側にチャネルが形成されるいわゆるバックゲート構造を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００５８】
さらに、スイッチングオフ時、経路長に沿ってゆるやかな電位分布となるフィールドプレート部４５ｂからの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができ、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００５９】
［第５の実施形態］
本実施形態では、図６に表すように、例えばＮ−型シリコンからなるドリフト領域４３の外側に、例えばＰ型シリコンからなる第３の半導体領域（ベース領域）６２が環状に形成されている。ドリフト領域４３と第３の半導体領域６２とはＰＮ接合している。第３の半導体領域６２の外側には、半導体領域６１が環状に形成されている。半導体領域６１は、上記第４の実施形態と同様、図５（ｂ）に表すように、例えばＮ型シリコンからなる第１の半導体領域（エミッタ領域）６１ａと、この第１の半導体領域６１ａに対して隣接して形成された例えばＰ＋型シリコンからなるベースコンタクト領域６１ｂとからなる。それぞれ複数の第１の半導体領域６１ａとベースコンタクト領域６１ｂとが、図６（ａ）において紙面を貫く方向に交互に繰り返されて形成されている。第１の半導体領域６１ａとベースコンタクト領域６１ｂとはＰＮ接合している。第１の半導体領域６１ａと第３の半導体領域６２とはＰＮ接合している。
【００６０】
ドリフト領域４３の外側に、例えばＮ＋型シリコンからなるＮ型バッファ領域７３が形成され、そのＮ型バッファ領域７３の外側に半導体領域７２が形成されている。半導体領域７２は、図５（ｂ）に表す半導体領域６１と同様に、例えばＮ型シリコンからなるコンタクト領域と、そのコンタクト領域に対して隣接して形成された例えばＰ＋型シリコンからなる第２の半導体領域とからなり、それぞれ複数の第２の半導体領域とコンタクト領域とが、図６（ａ）において紙面を貫く方向に交互に繰り返されてＰＮ接合している。第２の半導体領域及びコンタクト領域は、第２の主電極７４に接している。
【００６１】
Ｎ型バッファ領域７３の上には絶縁層６６が設けられ、その絶縁層６６中に制御電極部７１が設けられている。制御電極部７１は、絶縁層６６を介してＮ型バッファ領域７３に対向している。
【００６２】
図６（ａ）におけるＫ−Ｋ線断面図である図６（ｂ）に表すように、Ｎ型バッファ領域７３を貫通してトレンチＴが形成され、そのトレンチＴの内部に制御電極部７１に接続された第２の導電材１６が充填されている。これにより、その第２の導電材１６を介して、Ｎ型バッファ領域７３の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極部７１の電界をまわりこませるようにして作用させることができる。すなわち、Ｎ型バッファ領域７３の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００６３】
また、本実施形態によれば、第３の半導体領域６２の厚みを狭めることで正孔の第１の主電極６３への流出を抑制し、さらにＮ型バッファ領域７３の厚みを狭めることで電子の第２の主電極７４への流出を抑制し、結果として、ドリフト領域４３中のキャリア蓄積量を増大させて、オン抵抗の低減が図れる。
【００６４】
［第６の実施形態］
本実施形態では、図７に表すように、半導体基板１１の上に第１の絶縁層１２を介して、前述した各実施形態における半導体層１３よりも薄い半導体層８３が設けられている。
【００６５】
半導体層８３には、例えばＮ−型シリコンからなるドリフト領域４３が環状に形成され、そのドリフト領域４３の外側に、例えばＰ型シリコンからなる第３の半導体領域（ベース領域）６２が環状に形成されている。ドリフト領域４３と第３の半導体領域６２とはＰＮ接合している。第３の半導体領域６２の外側には、半導体領域６１が環状に形成されている。半導体領域６１は、図５（ｂ）に表すように、例えばＮ型シリコンからなる第１の半導体領域（エミッタ領域）６１ａと、この第１の半導体領域６１ａに対して隣接して形成された例えばＰ＋型シリコンからなるベースコンタクト領域６１ｂとからなる。それぞれ複数の第１の半導体領域６１ａとベースコンタクト領域６１ｂとが、図７（ａ）において紙面を貫く方向に交互に繰り返されてＰＮ接合している。
【００６６】
ドリフト領域４３の内側には、例えばＮ＋型シリコンからなるＮ型バッファ領域７３が環状に形成されている。Ｎ型バッファ領域７３の外側には、半導体領域７２が環状に形成されている。半導体領域７２は、図５（ｂ）に表す半導体領域６１と同様、例えばＮ型シリコンからなるコンタクト領域と、このコンタクト領域に対して隣接して形成された例えばＰ＋型シリコンからなる第２の半導体領域とからなる。それぞれ複数の第２の半導体領域とコンタクト領域とが、図７（ａ）において紙面を貫く方向に交互に繰り返されてＰＮ接合している。
【００６７】
第１の半導体領域６１ａ及びベースコンタクト領域６１ｂは第１の主電極６３に接している。第２の半導体領域及びコンタクト領域は第２の主電極７４に接している。
【００６８】
半導体層８３の上に設けられた第２の絶縁層１４中において、ドリフト領域４３の上にフィールドプレート部４５ｂが設けられ、第３の半導体領域６２及びＮ型バッファ領域７３のそれぞれの上に制御電極部４５ａが設けられている。フィールドプレート部４５ｂの一端は制御電極部４５ａもしくは第１の主電極６３に接続され、他端は第２の主電極７４に接続されている。
【００６９】
ドリフト領域４３においてフィールドプレート部４５ｂの下方に対応する部分には、図７（ｄ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜等の絶縁膜１７を介して導電材１６が充填されている。
【００７０】
また、第３の半導体領域６２において制御電極部４５ａの下方に対応する部分にも、図７（ｂ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜１７を介して第２の導電材１６が充填されている。さらに、Ｎ型バッファ領域７３において制御電極部４５ａの下方に対応する部分にも、図７（ｃ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜１７を介して第２の導電材１６が充填されている。
【００７１】
本実施形態においても、スイッチングオン時、第３の半導体領域６２、Ｎ型バッファ領域７３を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、第３の半導体領域６２及びＮ型バッファ領域７３の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極部４５ａの電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域６２及びＮ型バッファ領域７３の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００７２】
さらに、スイッチングオフ時、経路長に沿ってゆるやかな電位分布となるフィールドプレート部４５ｂからの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができ、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００７３】
［第７の実施形態］
本実施形態に係る半導体装置は、図９に表されるように、前述した図３に示す実施形態の構造においてフィールドプレート部４５ｂを設けずに、制御電極部４５ａのみを第１の導電材として設けた構造である。
【００７４】
本実施形態においても、第２の導電材１６を介して、第３の半導体領域４４の裏面側にも制御電極部４５ａの電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域４４の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００７５】
［第８の実施形態］
上記第７の実施形態の構造の半導体層１３において、ソース側の構造を前述した第４の実施形態のようにしてもよい。
【００７６】
すなわち、図１０に示すように、第３の半導体領域４４の外側には、半導体領域６１が環状に形成されている。半導体領域６１は、図１０（ｅ）に表すように、例えばＮ＋型シリコンからなる第１の半導体領域（エミッタ領域）６１ａと、この第１の半導体領域６１ａに対して隣接して形成された例えばＰ＋型シリコンからなるベースコンタクト領域６１ｂとからなる。それぞれ複数の第１の半導体領域６１ａとベースコンタクト領域６１ｂとが、図１０（ｂ）において紙面を貫く方向に交互に繰り返されて形成されている。第１の半導体領域６１ａとベースコンタクト領域６１ｂとはＰＮ接合している。第１の半導体領域６１ａと第３の半導体領域４４とはＰＮ接合している。
図１０（ｅ）に表すように、第３の半導体領域４４には、周期的にトレンチＴ及びこれに充填された第２の導電材１６が設けられている。トレンチＴ及び第２の導電材１６は、例えば、第１の半導体領域６１ａに隣接する部分（チャネルが形成される部分）を挟むように、ベースコンタクト領域６１ｂに隣接する部分に設けられている。したがって、第２の導電材１６の電位（ゲート電位）を、２方向からチャネル形成部にまわりこませて作用させることができ、低オン抵抗化しやすい。
【００７７】
第１の半導体領域６１ａ及びベースコンタクト領域６１ｂは、第１の主電極４８に接している。ベースコンタクト領域６１ｂは第３の半導体領域４４に接しており、これにより、オフ状態において第３の半導体領域４４の電位を第１の主電極４８の電位（エミッタ電位）に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
【００７８】
［第９の実施形態］
本実施形態では、図１１（ｂ）に表すように、前述した図３に示した実施形態の構造におけるフィールドプレート部４５ｂを、スイッチ（トランジスタ）９０を介して、第２の主電極（ドレイン電極）４９に対して接続させている。図１１（ｂ）中、Ｒは、第１の導電材を構成するフィールドプレート部４５ｂにおける抵抗成分と、フィールドプレート部４５ｂと制御電極部４５ａとの間の抵抗成分を表す。
【００７９】
スイッチ９０は、素子導通状態でオフにされ、第２の主電極４９と制御電極部４５ａ間の短絡が防止される。さらに、フィールドプレート部４５ｂには、抵抗Ｒを介して制御電極部４５ａと同じ電位が印加されるため、ドリフト層４３のフィールドプレート部４５ｂ近傍にも制御電極部４５ａ近傍と同じＭＯＳチャネル（もしくは、キャリアの蓄積）が形成され、素子のオン抵抗を下げる。素子のオフ状態では、スイッチ９０はオンにされ、上記各実施形態で説明したようにフィールドプレート部４５ｂの電位がゆるやかに分布し、半導体層１３における電界集中を抑制して耐圧を向上できる。
【００８０】
前述した各実施形態に係る半導体装置は、図１２に例示されるフォトリレーのスイッチ１０１、１０２として用いることができる。
【００８１】
スイッチング制御信号が入力される入力端子ＩＮ１、ＩＮ２間に、そのスイッチング制御信号に応答して発光する発光素子（発光ダイオード）１０３が接続されている。この発光素子１０３が発する光を受光して、直流電圧を発生するフォトダイオードアレイ１０４（直列接続された複数のフォトダイオードからなる）が設けられている。スイッチ１０１、１０２のゲートＧ１１、Ｇ１２には、フォトダイオードアレイ１０４から出力された直流電圧が制御回路１０５を介して供給される。スイッチ１０１のドレインＤ１は出力端子ＯＵＴ１に接続され、スイッチ１０２のドレインＤ２は出力端子ＯＵＴ２に接続されている。
【００８２】
スイッチ１０１、１０２のゲートＧ１１、Ｇ１２に、制御回路１０５からの制御電圧が印加されると、スイッチ１０１、１０２はオン状態にされ、これにより出力端子ＯＵＴ１、ＯＵＴ２間は導通状態になる。入力端子ＩＮ１、ＩＮ２に入力されるスイッチング制御信号がゼロになると、発光素子１０３は発光を止め、これによってフォトダイオードアレイ１０４の両端子間に発生していた直流電圧も消滅し、スイッチ１０１、１０２はオフ状態に切り替えられる。
【００８３】
制御回路１０５は、スイッチ１０１、１０２のゲートＧ１１、Ｇ１２と、ソースＳ１、Ｓ２との間に接続される放電回路１０６を有する。この放電回路１０６は、スイッチ１０１、１０２がオン状態からオフ状態に切り替えられるとき、ゲート−ソース間に充電されている電荷を迅速に放電するための回路である。
【００８４】
前述した各実施形態における半導体基板１１、半導体層１３、８３としては、シリコン以外にも、例えば、窒化ガリウム、炭化シリコンなどの化合物半導体、ゲルマニウムなどを用いてもよい。
【００８５】
フィールドプレート部の下方でドリフト層を貫通して形成されたトレンチＴ内に充填された第２の導電材１６は、第１の絶縁層１２内に入り込んでいなくてもよく、図８に表すように、トレンチＴを、半導体層１３を貫通して第１の絶縁層１２の表面に達するまでにとどめ、あるいは、トレンチＴの底部を第１の絶縁層１２より少し上の半導体層１３中にとどめ、そのトレンチＴ内壁面（側面及び底面）に例えば酸化シリコンなどの絶縁膜１７を形成して、第２の導電材１６を充填させてもよい。この場合でも、第２の導電材１６を介して、半導体層１３の表面側に対向して設けられたフィールドプレート部の電界を半導体層１３の裏面側にまわりこませて作用させることができる。ただし、第２の導電材１６が第１の絶縁層１２中にまで入り込んでいる方が、半導体層１３の裏面側への上記電界作用を促進させやすい。
【００８６】
また、図１３に示すように、トレンチＴ及び第２の導電材１６の底部が第１の絶縁層１２もしくは半導体層１３の主面に対して略平行な横方向に少しはみ出すように設けられてもよく、この場合には、半導体層１３の裏面側に対して、より上記電界作用を促進させやすい。
【００８７】
トレンチ及びこれに充填された第２の導電材は、半導体層における電位分布をゆるやかにする観点から所定の間隔で複数設けることが望ましい。そして、それら複数の第２の導電材は、互いに抵抗性の第１の導電材で接続されることが望ましい。
【００８８】
制御電極部、フィールドプレート部、第１の導電材、第１の主電極、第２の主電極、第２の導電材は、同材料から構成してもよいし、互いに異なる材料から構成してもよい。
【００８９】
［第１０の実施形態］
本実施形態では、半導体装置として、例えばダイオードを例に挙げ、図１４を参照して説明する。
【００９０】
本実施形態に係る半導体装置は、半導体基板２５の上に絶縁層２６を介して半導体層２７が設けられたＳＯＩ（Silicon On Insulator）構造を有する。半導体基板２５及び半導体層２７としては、例えばシリコンを用いることができる。絶縁層２６は、例えば半導体基板２５上に埋め込み形成された酸化シリコンである。
【００９１】
半導体層２７は、絶縁層２６上で、ピラー、フィン、もしくは細線状に形成されている。図１４は一つの半導体層２７が設けられた部分を示しているが、図１５の模式平面図に示すように、複数本の半導体層２７が絶縁層２６上にストライプ状に設けられている。なお、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ断面を示し、図１４（ｃ）は図１４（ｂ）におけるＢ−Ｂ断面を示す。
【００９２】
図１４（ｃ）に示すように、半導体層２７には、Ｐ＋型の第１の半導体領域５４と、Ｎ＋型の第２の半導体領域５５と、Ｎ−型のドリフト領域５６とが形成されている。第１の半導体領域５４と第２の半導体領域５５は、半導体層２７の長手方向の両端部に選択的に形成され、これら第１の半導体領域５４と第２の半導体領域５５との間にドリフト領域５６が形成されている。第１の半導体領域５４とドリフト領域５６とはＰＮ接合している。
【００９３】
絶縁層上２６には、第１の半導体領域５４を囲むようにして第１の主電極３３が設けられている。同じく絶縁層２６上には、第２の半導体領域５５を囲むようにして第２の主電極３４が設けられている。第１の主電極３３は、第１の半導体領域５４の上面及び側面に接している。第２の主電極３４は、第２の半導体領域５５の上面及び側面に接している。
【００９４】
第１の主電極３３と第２の主電極３４との間に順方向電圧が印加されると、第１の半導体領域５４、ドリフト領域５６および第２の半導体領域５５を介して、それら両電極３３、３４間に電流が流れる。すなわち、本実施形態に係る半導体装置も、半導体基板２５の主面に対して略平行な方向に電流が流れるいわゆる横型の半導体装置である。
【００９５】
絶縁層２６内には導電材７５が埋め込まれている。導電材７５は、絶縁層２６において、上に半導体層２７が設けられず半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内に設けられている。導電材７５は、半導体層２７の長手方向に対して略平行に延在して絶縁層２６内に埋め込まれている。一つの半導体層２７あたり、その短手方向の両側から半導体層２７を挟む位置関係で一対の導電材７５が設けられている。
【００９６】
導電材７５の長手方向の両端部はそれぞれ接続部７６ａ、７６ｂに接続されている。接続部７６ａ、７６ｂは、導電材７５の両端部から絶縁層２６表面上へと延びるピラー状に絶縁層２６内に形成されている。接続部７６ａ、７６ｂの上端部表面は絶縁層２６の表面上に露出し、その露出した部分に、第１の主電極３３と第２の主電極３４がそれぞれ接している。
【００９７】
導電材７５は、例えば図１６に示す方法にて、絶縁層２６内に形成することができる。
【００９８】
図１６（ａ）は、半導体基板２５上に絶縁層２６を形成し、その絶縁層２６上に半導体層２７を形成した状態を示す。なお、半導体層２７は、図１５を参照して前述したようにストライプ状に絶縁層２６上に形成される。
【００９９】
図１６（ａ）の構造が得られた後、半導体層２７上に図示しないマスクを形成して絶縁層２６をエッチングし、図１６（ｂ）に示すように絶縁層２６にトレンチＴを形成する。絶縁層２６は、半導体層２７の下の部分はエッチングされず、その側方の部分がエッチングされる。トレンチＴの底部は半導体基板２５までは達せず、トレンチＴと半導体基板２５との間に絶縁層２６の一部が残される。
【０１００】
そして、トレンチＴ内には導電材７５が埋め込まれる。導電材７５はトレンチＴ内をすべて埋め込まれた後、エッチバックされ、図１６（ｃ）に示すように、トレンチＴの底部側の一部分だけが残される。
【０１０１】
この後、導電材７５の上のトレンチＴ内を絶縁層で埋め込んだ後、その絶縁層の一部（図１４（ａ）に示す接続部７６ａ、７６ｂの形成箇所）に、絶縁層表面側から導電材７５に達するトレンチを形成し、そのトレンチ内に導電材７５と同材料もしくは導電材７５よりも低抵抗な材料を埋め込む。これにより、導電材７５の一端部と第１の主電極３３とを接続する接続部７６ａと、導電材７５の他端部と第２の主電極３４とを接続する接続部７６ｂが形成される。
【０１０２】
導電材７５の材料としては、例えば、多結晶シリコン、半絶縁性多結晶シリコン（SIPOS:semi-insulated polycrystalline silicon）など、第１の主電極３３、第２の主電極３４に用いられる例えば金属材料よりも抵抗が高い材料が用いられる。接続部７６ａ、７６ｂの材料としては導電材７５と同材料もしくは導電材７５よりも低抵抗な材料が用いられる。
【０１０３】
導電材７５の一端部は接続部７６ａを介して第１の主電極３３に接続され、導電材７５の他端部は接続部７６ｂを介して第２の主電極３４に接続されているが、導電材７５は、比較的高抵抗な材料から形成されているため、第１の主電極３３と第２の主電極３４との間のリーク電流を実用上問題ない程度に抑えられる。
【０１０４】
導電材７５の長手方向の両端部はそれぞれ第１の主電極３３と第２の主電極３４に接続されているため、第１の主電極３３と第２の主電極３４との間に逆バイアスが印加されたオフ時、導電材７５の一端部は逆バイアス時に低電位側となる第１の主電極３３の電位もしくはそれに近い電位になり、他端部は逆バイアス時に高電位側となる第２の主電極３４の電位もしくはそれに近い電位になる。導電材７５における両端部以外の部分は、両端部からの距離に応じた電位分布となる。すなわち、導電材７５において、第１の主電極３３と第２の主電極３４とをつなぐ長手方向に、ゆるやかに変化する電位分布が得られる。
【０１０５】
導電材７５は絶縁層２６に埋め込まれている。このため、逆バイアスが印加されるオフ時における上記導電材７５からの電界を、半導体層２７の裏面（半導体層２７における絶縁層２６に接する面）側に作用させ、オフ時における半導体層２７の裏面側の電位を制御することができる。
【０１０６】
導電材７５は、半導体層２７における高電位側と低電位側とをむすぶ長手方向に延在し、その導電材７５には、前述したように長手方向にゆるやかな電位分布が生じるので、オフ時に半導体層２７の裏面側に長手方向に空乏層を伸展させることができ、電界の局所的な集中を抑制して高耐圧を得ることができる。
【０１０７】
一般に、ＳＯＩ構造において、半導体層の表面側は、その半導体層の上に絶縁層を介してフィールドプレート電極を設けることで電位を容易に制御することができる。一方、半導体層の裏面側は、基板電位（例えばグランド電位）の影響を受けるため裏面電位の制御が難しい。基板と半導体層との間に設ける絶縁層の厚さを厚くすれば、半導体層の裏面側に対する基板電位の影響を抑えることができるが、絶縁層が厚くなると基板に反りが生じやすくなる。また、半導体層の裏面に対向する部分の絶縁層内にフィールドプレート電極を設けて半導体層の裏面側の電位を制御することが考えられるが、その場合フィールドプレート電極を他の電極に接続させるための引き出し構造が複雑になり、その構造を得るためのプロセスも難しくなる。
【０１０８】
これに対して、本実施形態では、絶縁層２６において、半導体層２７の側方であって半導体層２７が設けられていない部分にトレンチを形成して導電材７５を埋め込むという簡単なプロセスで導電材７５を絶縁層２６内に埋め込み、その導電材７５からの電界を半導体層２７の裏面側にまわりこませて作用させることができる。特に短手方向の幅が微細な細線状の半導体層２７においては、その半導体層２７を短手方向から挟む位置関係で埋め込まれた一対の導電材７５間の距離が小さくなり、半導体層２７の裏面に対向する位置に導電材がなくても、半導体層２７の側方に埋め込まれた導電材７５からの電界を半導体層２７の裏面全体に作用させやすい。
【０１０９】
絶縁層２６に埋め込まれた導電材７５によって半導体層２７裏面側の電位を制御することで、半導体層２７に対する半導体基板２５の電位の影響を抑えることができる。そのことで、絶縁層２６の薄膜化が図れ、反りを防止することができる。
【０１１０】
［第１１の実施形態］
図１７は、本発明の第１１の実施形態に係る半導体装置における要部構造を表す模式図である。本実施形態に係る半導体装置は、上記第１０の実施形態と同様なダイオードであり、第１０の実施形態に係る半導体装置と共通する部分には同じ符号を付している。
【０１１１】
本実施形態でも、絶縁層２６において、上に半導体層２７が設けられず半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内に、導電材９１、９２、９３が設けられている。
【０１１２】
各々の導電材９１、９２、９３は、絶縁層２６の内部から絶縁層２６の表面上へと延びるピラー状に設けられている。
【０１１３】
導電材９１は、第１の半導体領域５４の側方の絶縁層２６内に埋め込まれている。その導電材９１の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に、第１の主電極３３が接している。
【０１１４】
導電材９２は、第２の半導体領域５５の側方の絶縁層２６内に埋め込まれている。その導電材９２の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に、第２の主電極３４が接している。
【０１１５】
導電材９１と導電材９２との間の絶縁層２６内には、複数の導電材９３が半導体層２７の長手方向に並んで設けられている。各導電材９１、９２、９３は、絶縁層２６の内部では互いにつながっておらず、絶縁層２６の表面上に設けた抵抗性材料（例えば、多結晶シリコン、半絶縁性多結晶シリコン（SIPOS:semi-insulated polycrystalline silicon）など）によって互いに接続されている。
【０１１６】
第１の主電極３３と第２の主電極３４との間に逆バイアスが印加されたオフ時、導電材９１は逆バイアス時に低電位側となる第１の主電極３３の電位もしくはそれに近い電位になり、導電材９２は逆バイアス時に高電位側となる第２の主電極３４の電位もしくはそれに近い電位になる。導電材９１と導電材９２との間の導電材９３は、導電材９１と導電材９２からの距離に応じた電位分布となる。すなわち、導電材９１〜９３において、第１の主電極３３と第２の主電極３４とをつなぐ長手方向に方向に、ゆるやかに変化する電位分布が得られる。
【０１１７】
導電材９１〜９３は絶縁層２６に埋め込まれている。したがって、本実施形態においても、逆バイアスが印加されるオフ時における上記導電材９１〜９３からの電界を、半導体層２７の裏面側に作用させ、半導体層２７の裏面側に長手方向に空乏層を伸展させることができ、電界の局所的な集中を抑制して高耐圧を得ることができる。
【０１１８】
すなわち、本実施形態においても、絶縁層２６において、半導体層２７の側方であって半導体層２７が設けられていない部分にトレンチを形成して導電材９１〜９３を埋め込むという簡単なプロセスで導電材９１〜９３を絶縁層２６内に埋め込み、その導電材９１〜９３からの電界を半導体層２７の裏面側にまわりこませて作用させることができる。
【０１１９】
絶縁層２６に埋め込まれた導電材９１〜９３によって半導体層２７裏面側の電位を制御することで、半導体層２７に対する半導体基板２５の電位の影響を抑えることができる。そのことで、絶縁層２６の薄膜化が図れ、反りを防止することができる。
【０１２０】
［第１２の実施形態］
本実施形態では、半導体装置として、例えばＭＯＳＦＥＴを例に挙げ、図１８を参照して説明する。
【０１２１】
本実施形態に係る半導体装置は、半導体基板２５の上に絶縁層２６を介して半導体層２７が設けられたＳＯＩ（Silicon On Insulator）構造を有する。半導体基板２５及び半導体層２７としては、例えばシリコンを用いることができる。絶縁層２６は、例えば半導体基板２５上に埋め込み形成された酸化シリコンである。
【０１２２】
半導体層２７は、絶縁層２６上で、ピラー、フィン、もしくは細線状に形成されている。図１８は一つの半導体層２７が設けられた部分を示しているが、図１５の模式平面図に示すように、複数本の半導体層２７が絶縁層２６上にストライプ状に設けられている。なお、図１８（ｂ）は図１８（ａ）において制御電極３０が設けられた部分の断面を示し、図１８（ｃ）は図１８（ｂ）におけるＡ−Ａ断面を示す。
【０１２３】
図１８（ｃ）に示すように、半導体層２７には、Ｎ＋型の第１の半導体領域５７と、Ｎ＋型の第２の半導体領域５８と、Ｐ型の第３の半導体領域５９と、Ｎ−型のドリフト領域６０とが形成されている。第１の半導体領域５７は半導体層２７の長手方向の一端部に形成され、第２の半導体領域５８は半導体層２７の長手方向の他端部に形成されている。第１の半導体領域５７と第３の半導体領域５９とはＰＮ接合している。ドリフト領域６０は、第３の半導体領域５９と第２の半導体領域５８との間に形成され、第３の半導体領域５９に対してＰＮ接合している。
【０１２４】
絶縁層上２６には、第１の半導体領域５７を囲むようにして第１の主電極２８が設けられている。同じく絶縁層２６上には、第２の半導体領域５８を囲むようにして第２の主電極２９が設けられている。第１の主電極２８は、第１の半導体領域５７の上面及び側面に接している。第２の主電極２９は、第２の半導体領域５８の上面及び側面に接している。また、図示しないが第３の半導体領域５９は第１の主電極５７に接続している。
【０１２５】
さらに、絶縁層２６上には、第３の半導体領域５９を囲むようにして制御電極３０が設けられている。制御電極３０は、図１８（ｂ）に示すように、ゲート絶縁膜（例えばシリコン酸化膜）３５を介して、第３の半導体領域５９の上面及び側面に対向している。
【０１２６】
本実施形態では、第１の主電極２８に対して第２の主電極２９側を高電位とする電圧が両主電極２８、２９間に印加された状態で、所望の制御電圧を制御電極３０に印加すると、その制御電極３０が対向している第３の半導体領域５９の上面及び側面にチャネルが形成され、第１の半導体領域５７、チャネル、ドリフト領域６０および第２の半導体領域５８を介して、両主電極２８、２９間に電流が流れる。本実施形態に係る半導体装置も、半導体基板２５の主面に対して略平行な方向に電流が流れるいわゆる横型の半導体装置である。
【０１２７】
半導体層２７を絶縁層２６上でピラー、フィン、もしくは細線状に形成することで、第３の半導体領域５９の上面だけでなく側面にもチャネルを形成することができ、オン抵抗の低減が図れる。また、特に半導体層２７を細線状に形成した場合には、ソースゲート間容量、ドレインゲート間容量が小さくなり、スイッチングの高速化が図れる。
【０１２８】
さらに、本実施形態では、絶縁層２６内に埋め込まれた導電材として制御電極部７７が設けられている。制御電極部７７は、絶縁層２６において、上に半導体層２７が設けられず半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内にピラー状に設けられている。
【０１２９】
制御電極３０は第３の半導体領域５９を囲むように絶縁層２６上に設けられている。その制御電極３０において半導体層２７の側方で絶縁層２６上に位置する部分の下の絶縁層２６内に、制御電極部７７が埋め込まれている。
【０１３０】
一つの半導体層２７あたり、その短手方向の両側から半導体層２７を挟む位置関係で一対の制御電極部７７が設けられている。制御電極部７７の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に制御電極３０が接している。制御電極部７７の材料としては、制御電極３０と同じ例えば多結晶シリコン、金属材料などが用いられる。
【０１３１】
制御電極３０と、絶縁層２６内に埋め込まれた制御電極部７７とは電気的に接続されている。そのため、制御電極３０に所定の制御電圧が印加されるスイッチングオン時、絶縁層２６内に埋め込まれた制御電極部７７からの電界を、第３の半導体領域５９の裏面（第３の半導体領域５９における絶縁層２６に接する面）側に作用させることができる。この結果、第３の半導体領域５９の裏面側にもチャネルを形成することができ、オン抵抗をより低減できる。すなわち、本実施形態では、図１８（ｂ）に示すように、第３の半導体領域５９の上面、側面および裏面に反転層（もしくは蓄積層）７０を形成することができ、オン抵抗をより低減できる。
【０１３２】
制御電極部７７を絶縁層２６内に形成するにあたっては、絶縁層２６において半導体層２７に対向していない部分の表面側からエッチングによりトレンチを形成し、そのトレンチ内に導電材を埋め込むという簡単なプロセスで制御電極部７７を形成することができる。特に短手方向の幅が微細な細線状の半導体層２７においては、その半導体層２７を短手方向から挟む位置関係で埋め込まれた一対の制御電極部７７間の距離が小さくなり、第３の半導体領域５９の裏面に対向する位置に導電材がなくても、第３の半導体領域５９の側方に埋め込まれた制御電極部７７からの電界を第３の半導体領域５９の裏面全体に作用させやすい。
【０１３３】
また、絶縁層２６に埋め込まれた制御電極部７７によって第３の半導体領域５９の裏面側の電位を制御することで、第３の半導体領域５９に対する半導体基板２５の電位の影響を抑えることができる。そのことで、絶縁層２６の薄膜化が図れ、反りを防止することができる。
【０１３４】
［第１３の実施形態］
図１９は、本発明の第１３の実施形態に係る半導体装置における要部構造を表す模式図である。本実施形態に係る半導体装置は、上記第１２の実施形態と同様なＭＯＳＦＥＴであり、第１２の実施形態に係る半導体装置と共通する部分には同じ符号を付している。
【０１３５】
本実施形態では、絶縁層２６内に埋め込まれた導電材は、制御電極部７７とフィールドプレート部７８とを有する。制御電極部７７は、絶縁層２６において、半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内にピラー状に設けられている。
【０１３６】
制御電極３０は第３の半導体領域５９を囲むように絶縁層２６上に設けられている。その制御電極３０において半導体層２７の側方で絶縁層２６上に位置する部分の下の絶縁層２６内に、制御電極部７７が埋め込まれている。制御電極部７７の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に制御電極３０が接している。
【０１３７】
制御電極３０と、絶縁層２６内に埋め込まれた制御電極部７７とは電気的に接続されている。そのため、制御電極３０に所定の制御電圧が印加されるスイッチングオン時、絶縁層２６内に埋め込まれた制御電極部７７からの電界を、第３の半導体領域５９の裏面（第３の半導体領域５９における絶縁層２６に接する面）側に作用させることができる。この結果、第３の半導体領域５９の裏面側にもチャネルを形成することができ、オン抵抗をより低減できる。
【０１３８】
フィールドプレート部７８も、絶縁層２６において、半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内に設けられている。フィールドプレート部７８は、半導体層２７の長手方向に対して略平行に延在して絶縁層２６内に埋め込まれている。
【０１３９】
フィールドプレート部７８の長手方向の一端部は制御電極部７７に接続され、他端部は接続部７９に接続されている。接続部７９は、フィールドプレート部７８の他端部から絶縁層２６表面上へと延びるピラー状に絶縁層２６内に形成されている。接続部７９の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に第２の主電極２９が接している。
【０１４０】
フィールドプレート部７８は、図１６を参照して前述した導電材７５の形成方法と同様な方法にて形成することができる。
【０１４１】
フィールドプレート部７８の材料としては、例えば、多結晶シリコン、半絶縁性多結晶シリコン（SIPOS:semi-insulated polycrystalline silicon）など、第１の主電極２８、第２の主電極２９に用いられる例えば金属材料よりも抵抗が高い材料が用いられる。
【０１４２】
フィールドプレート部７８の一端部は制御電極部７７を介して制御電極３０に接続され、フィールドプレート部７８の他端部は接続部７９を介して第２の主電極２９に接続されているが、フィールドプレート部７８は、比較的高抵抗な材料から形成されているため、制御電極３０と第２の主電極２９との間のリーク電流を実用上問題ない程度に抑えられる。
【０１４３】
フィールドプレート部７８の長手方向の両端部は、それぞれ、低電位側の制御電極３０と高電位側の第２の主電極２９に接続されているため、制御電極３０のスイッチングオフ時、フィールドプレート部７８の一端部は低電位となり、他端部は高電位となる。フィールドプレート部７８における両端部以外の部分は、両端部からの距離に応じた電位分布となる。すなわち、フィールドプレート部７８において、制御電極３０と第２の主電極２９とをつなぐ長手方向に方向に、ゆるやかに変化する電位分布が得られる。なお、フィールドプレート部７８の一端部は、第２の主電極２９よりも低電位となる電極に接続させればよく、制御電極３０に限らず、第１の主電極２８に接続させてもかまわない。
【０１４４】
フィールドプレート部７８は絶縁層２６に埋め込まれている。このため、フィールドプレート部７８からの上記電界を、半導体層２７（特にドリフト領域６０）の裏面側に作用させ、スイッチングオフ時における半導体層２７の裏面側の電位を制御することができる。
【０１４５】
フィールドプレート部７８は、半導体層２７における高電位側と低電位側とをむすぶ長手方向に延在し、そのフィールドプレート部７８には、前述したように長手方向にゆるやかな電位分布が生じるので、スイッチングオフ時に半導体層２７の裏面側に長手方向に空乏層を伸展させることができ、電界の局所的な集中を抑制して高耐圧を得ることができる。
【０１４６】
本実施形態では、絶縁層２６において、半導体層２７の側方であって半導体層２７が設けられていない部分にトレンチを形成してフィールドプレート部７８を埋め込むという簡単なプロセスでフィールドプレート部７８を絶縁層２６内に埋め込み、そのフィールドプレート部７８からの電界を半導体層２７の裏面側にまわりこませて作用させることができる。特に短手方向の幅が微細な細線状の半導体層２７においては、その半導体層２７を短手方向から挟む位置関係で埋め込まれた一対のフィールドプレート部７８間の距離が小さくなり、半導体層２７の裏面に対向する位置に導電材がなくても、半導体層２７の側方に埋め込まれたフィールドプレート部７８からの電界を半導体層２７の裏面全体に作用させやすい。
【０１４７】
絶縁層２６に埋め込まれた制御電極部７７やフィールドプレート部７８によって半導体層２７裏面側の電位を制御することで、半導体層２７に対する半導体基板２５の電位の影響を抑えることができる。そのことで、絶縁層２６の薄膜化が図れ、反りを防止することができる。
【０１４８】
［第１４の実施形態］
上記第１２の実施形態、第１３の実施形態ではＭＯＳＦＥＴを説明したが、図２０に示すようなＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【０１４９】
ＩＧＢＴでは、高電位側の第２の主電極２９に接続された第２の半導体領域６７がＰ＋型であり、その第２の半導体領域６７とドリフト領域６０との間にＮ＋型のバッファ領域６８が形成されている。第２の半導体領域６７とバッファ領域６８とはＰＮ接合している。
【０１５０】
このＩＧＢＴにおいて、制御電極３０に所定の制御電圧が印加されたスイッチングオン時、第１の半導体領域５７から電子が、第２の半導体領域６７から正孔が注入され、ドリフト領域６０にキャリアが蓄積し、伝導度変調が起こるので、オン抵抗を小さくできる。
【０１５１】
［第１５の実施形態］
また、ＩＧＢＴにおいて、図２１に示すように、Ｎ型のバッファ領域６９に対して絶縁膜を介して対向する制御電極４０を設けてもよい。スイッチングオン時に、制御電極４０からの制御電圧によってバッファ領域６９にＰ型チャネルを形成して、第２の半導体領域６７からドリフト領域６０への正孔の注入を促進できる。
【０１５２】
この構造において、制御電極４０に接続する導電材を絶縁層２６内に設けることで、その導電材によってバッファ領域６９の裏面側にも制御電極４０の制御電圧を作用させることができ、バッファ領域６９の裏面側にもチャネルを形成してオン抵抗の低減が図れる。
【０１５３】
その他、注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）などにも本発明は適用可能である。さらには、光導波路、発光ダイオード、半導体レーザーなどの光学素子にも本発明は適用可能である。これら光学素子に、本発明の実施形態に例示される仮想バックゲート構造を適用した場合、半導体層の裏面側に発生する反転層、蓄積層、フリーキャリア、電界等を利用して、半導体層中の発光、光吸収、偏光、その他光学的特性を効果的に変調（制御）可能である。また、それら光学素子に、本発明の実施形態に例示される仮想フィールドプレート構造を適用した場合、光学素子に効果的に高い電圧を印加することが可能であり、また、光学素子以外の部分の電位（基板電位や制御回路部分の電位など）と上記光学素子部分との間の電位差によって生じる上記変調を阻止または緩和することができる。
【０１５４】
［第１６の実施形態］
図２２は、半導体材料として例えばシリコンを使った発光素子の構造を模式的に示す。
【０１５５】
半導体基板２５の上に絶縁層２６を介して半導体層が設けられ、その半導体層には、Ｐ＋型の第１の半導体領域８１と、Ｎ＋型の第２の半導体領域８２が形成され、これら半導体領域のＰＮ接合面を含むその近傍はＬＯＣＯＳ（local oxidation of silicon）プロセスにより薄くされている。この薄くされたシリコン層（ｐ型領域８４及びｎ型領域８５）におけるｐｎホモ接合部は発光特性を持つようになる。これは、極薄いシリコン層がシリコン酸化膜８６とシリコン酸化膜２６とに挟まれ、キャリアの量子閉じ込めが行われることによる効果である。
【０１５６】
ここで、図２３（ａ）は、前述した図１４（ａ）に対応する図である。図２３（ｂ）は図２３（ａ）におけるＡ−Ａ断面図である。図２３に示す構造では、絶縁層２６内に埋め込まれた導電材７５が、半導体層２７の裏面に対向する部分にまではみ出している。
【０１５７】
例えば、絶縁層２６にトレンチを形成する図１６（ｂ）の工程において、等方性エッチングを行うことで半導体層２７の下にも広がるトレンチを形成することができ、そのトレンチ内に導電材７５を埋め込むことで図２３に示す構造が可能である。
【０１５８】
この構造の場合、半導体層２７の裏面に対向する部分にも導電材７５が埋め込まれているため、半導体層２７の裏面全体に対して、導電材７５からの電界を作用させやすい。また、図２３（ｃ）に示すように、半導体層２７の下全体に導電材７５が埋め込まれていてもよい。
【０１５９】
また、図２４は図１８（ｂ）に対応する図である。図２４に示す構造では、絶縁層２６内に埋め込まれた制御電極部７７が、第３の半導体領域５９の裏面に対向する部分にまではみ出しており、第３の半導体領域５９の裏面全体に対して、制御電極部７７からの電界を作用させやすい。また、第３の半導体領域５９の下全体に制御電極部７７が埋め込まれていてもよい。第３の半導体領域５９の裏面と制御電極部７７との間には絶縁膜が設けられる。あるいは、制御電極部７７がSIPOS（semi-insulated polycrystalline silicon）などの高抵抗材料の場合、第３の半導体領域５９の裏面と制御電極部７７との間の絶縁膜を省略することも可能である。
【０１６０】
前述した各実施形態では、絶縁層の全領域にわたって導電材が埋め込まれているのではなく、必要な部分のみにトレンチが形成され選択的に導電材が埋め込まれている。したがって、半導体層の裏面側において必要な部分のみを局所的に電位コントロールすることができ、必要のない部分に導電材からの電界が作用することによる悪影響を回避できる。
【０１６１】
図１４（ｂ）、図１８（ｂ）に示すように、埋め込み層（導電材）の深さをｄ、半導体層を挟む位置関係で埋め込まれた一対の埋め込み層間の間隔をＷとすると、ｄ≧Ｗが望ましい。ｄが深く、Ｗが短いほど、埋め込み層の電位が等しく半導体層２７と絶縁層２６との界面に作用する。また、ｄが深く、Ｗが短いほど、基板電位の遮断効果も大きい。
【０１６２】
表面側の制御電極に接続された埋め込み層は、仮想的な裏面ゲートとして機能し、半導体層の裏面側に反転層や蓄積層を生じさせる。
【０１６３】
これに対して、フィールドプレートとして設けられた埋め込み層は、半導体層に対する基板電位の影響を遮断する。これにより、基板電位（例えばグランド電位）と半導体層の高電位側との間の電位差で生じる半導体層中の反転層もしくは蓄積層が抑制され、耐圧が高まる。
【０１６４】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【０１６５】
ＳＯＩ構造における半導体層はＳｉに限らず、ＧａＮ、ＳｉＣなどの化合物半導体、Ｇｅなどであってもよい。
【０１６６】
搬送や取り扱い性に支障がなければ、半導体基板を設けない、もしくは一部を除去した構成であってもよい。
【０１６７】
半導体部分の主電極に阻止状態の電圧を印加した場合における、半導体層を流れるリーク電流Ｉｄｓに対するフィールドプレートを流れる電流Ｉｒの設計の一例を以下に示す。これは、仮想フィールドプレート構造を有する実施形態すべてに適用可能である。
静耐圧印加時のリーク電流を少なくすることが必要な場合、Ｉｒ＝０、Ｉｒ≪Ｉｄｓ、Ｉｒ＜Ｉｄｓ、または、ＩｒとＩｄｓとがほぼ同じ程度、になるように仮想フィールドプレートの構造や材質を設計するのが望ましい。
半導体素子の動特性（逆回復特性、スイッチング特性、スイッチング損失、スイッチングスピード他）や、埋め込み絶縁層の厚さ（より薄い埋め込み酸化膜構造での安定動作など）を重視する場合は、ＩｒとＩｄｓとがほぼ同じ程度、Ｉｒ＝Ｉｄｓ、Ｉｒ＞Ｉｄｓ、または、Ｉｒ≫Ｉｄｓ、とする設計でもよい。
【図面の簡単な説明】
【０１６８】
【図１】第１の実施形態に係る半導体装置における要部構造を表す模式図。
【図２】同第１の実施形態においてトレンチ及び導電材形成部分の他の具体例を表す模式断面図。
【図３】第２の実施形態に係る半導体装置における要部構造を表す模式図。
【図４】第３の実施形態に係る半導体装置における要部構造を表す模式図。
【図５】第４の実施形態に係る半導体装置における要部構造を表す模式図。
【図６】第５の実施形態に係る半導体装置における要部構造を表す模式図。
【図７】第６の実施形態に係る半導体装置における要部構造を表す模式図。
【図８】実施形態に係る半導体装置においてトレンチ及び導電材が第１の絶縁層の内部に達していない構造を表す模式断面図。
【図９】第７の実施形態に係る半導体措置における要部構造を表す模式図。
【図１０】第８の実施形態に係る半導体装置における要部構造を表す模式図。
【図１１】第９の実施形態に係る半導体装置における要部構造を表す模式図。
【図１２】実施形態に係る半導体装置をスイッチとして用いたフォトリレーの回路を表す模式図。
【図１３】実施形態に係る半導体装置においてトレンチ及び導電材が第１の絶縁層の横方向に延びて形成された構造を表す模式断面図。
【図１４】第１０の実施形態に係る半導体装置における要部構造を表す模式図。
【図１５】絶縁層上にストライプ状に形成された半導体層の平面レイアウトを示す模式図。
【図１６】第１０の実施形態に係る半導体装置における導電材の形成方法の一例を示す模式図。
【図１７】第１１の実施形態に係る半導体装置における要部構造を表す模式図。
【図１８】第１２の実施形態に係る半導体装置における要部構造を表す模式図。
【図１９】第１３の実施形態に係る半導体装置における要部構造を表す模式図。
【図２０】第１４の実施形態に係る半導体装置における要部構造を表す模式図。
【図２１】第１５の実施形態に係る半導体装置における要部構造を表す模式図。
【図２２】第１６の実施形態に係る半導体装置における要部構造を表す模式図。
【図２３】第１０の実施形態に係る半導体装置における導電材の変形例を示す模式図。
【図２４】第１２の実施形態に係る半導体装置における導電材の変形例を示す模式図。
【符号の説明】
【０１６９】
１２…第１の絶縁層、１３…半導体層、１４…第２の絶縁層、１５…第１の導電材（フィールドプレート部）、１６…第２の導電材、１７…絶縁膜、２１…第１の半導体領域、２２…第２の半導体領域、２６…絶縁層、２７…半導体層、２８…第１の主電極、２９…第２の主電極、３０…制御電極、３１…第１の主電極、３２…第２の主電極、３３…第１の主電極、３４…第２の主電極、４１…第１の半導体領域、４２…第２の半導体領域、４４…第３の半導体領域、４５ａ…制御電極部、４５ｂ…フィールドプレート部、４８…第１の主電極、４９…第２の主電極、５４…第１の半導体領域、５５…第２の半導体領域、５７…第１の半導体領域、５８…第２の半導体領域、５９…第３の半導体領域、７５…導電材、７７…導電材（制御電極部）、７８…導電材（フィールドプレート部）、９１〜９３…導電材
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、耐圧向上を図らんとするべく、半導体層の表面側に絶縁層を介して対向するフィールドプレート電極を設けた構造が知られている（例えば、特許文献１参照）。また、特許文献１には、フィールドプレート電極の一部を、ベース領域に対向させてゲート電極として用いることも開示されている。
【０００３】
さらなる耐圧の向上やオン抵抗の低減を図るために、フィールドプレート電極やゲート電極を半導体層の裏面側にも対向させて設けることが理論上は考えられるが、その構造の場合、裏面側に設けた電極の引き出し構造が複雑になることなどから、現状、そのような構造を安定して得ることは難しく、新たな素子デザインの開発が求められている。
【特許文献１】特許第３２０７６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、オン抵抗の低減や耐圧の向上が図れる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１の絶縁層と、前記第１の絶縁層の上に設けられた半導体層と、前記半導体層に選択的に設けられた第１の半導体領域と、前記第１の半導体領域に対して離間して、前記半導体層に選択的に設けられた第２の半導体領域と、前記第１の半導体領域に接して設けられた第１の主電極と、前記第２の半導体領域に接して設けられた第２の主電極と、前記半導体層の上に設けられた第２の絶縁層と、前記半導体層における前記第１の半導体領域と前記第２の半導体領域との間の部分の上方の前記第２の絶縁層中に設けられた第１の導電材と、前記第１の導電材に対向する部分の前記半導体層に設けられたトレンチ内に設けられ、前記第１の導電材に接し、かつ前記第１の絶縁層に達する第２の導電材と、を備えたことを特徴とする半導体装置が提供される。
【０００６】
また、本発明の他の一態様によれば、絶縁層と、前記絶縁層の上に設けられた半導体層と、前記半導体層に選択的に設けられた第１の半導体領域と、前記第１の半導体領域に対して離間して、前記半導体層に選択的に設けられた第２の半導体領域と、前記第１の半導体領域に接して設けられた第１の主電極と、前記第２の半導体領域に接して設けられた第２の主電極と、前記絶縁層内における少なくとも前記半導体層に対向しない部分に選択的に設けられた導電材と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、オン抵抗の低減や耐圧の向上が図れる半導体装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。なお、各図面で同じ構成要素には同一の符号を付し、その説明を省略することがある。
【０００９】
［第１の実施形態］
本実施形態では、半導体装置として、例えばＳＯＩ（Silicon On Insulator）層に形成されたダイオードを例に挙げ、図１を参照して説明する。すなわち、本実施形態に係る半導体装置においては、図１（ｂ）に表すように、半導体基板１１の上に第１の絶縁層１２を介して半導体層１３が設けられ、その半導体層１３に、ＰＮ接合構造が形成されている。半導体基板１１及び半導体層１３は、例えばシリコンからなる。第１の絶縁層１２は、例えば、半導体基板１１の上に埋め込まれた酸化シリコンからなる。
【００１０】
半導体層１３は例えばＮ−型シリコンからなり、その半導体層１３に、例えばＰ＋型シリコンからなる第１の半導体領域２１と、例えばＮ＋型シリコンからなる第２の半導体領域２２とが、それぞれ選択的に形成されている。
【００１１】
第１の半導体領域２１は、図１（ａ）に表すように、例えば環状に形成され、その内側に第１の半導体領域２１に対して離間して第２の半導体領域２２が形成されている。第１の半導体領域２１と第２の半導体領域２２との間には、例えばＮ−型シリコンからなるドリフト領域２３が環状に形成されている。ドリフト領域２３の外周側部分と、第１の半導体領域２１の内周側部分とがＰＮ接合している。
【００１２】
図１（ｂ）に表すように、半導体層１３の上には、例えば酸化シリコンからなる第２の絶縁層１４が設けられている。第２の絶縁層１４の上には、第１の主電極３１と第２の主電極３２が選択的に設けられている。第１の主電極３１は、第２の絶縁層１４を貫通して形成されたビアを介して、第１の半導体領域２１の表面に接している。第２の主電極３２は、第２の絶縁層１４を貫通して形成されたビアを介して、第２の半導体領域２２の表面に接している。第１の主電極３１と第２の主電極３２との間に順方向電圧が印加されると、第１の半導体領域２１、ドリフト領域２３および第２の半導体領域２２を介して、それら両電極３１、３２間に電流が流れる。すなわち、本実施形態に係る半導体装置は、半導体基板１１の主面に対して略平行な方向に電流が流れるいわゆる横型の半導体装置である。
【００１３】
ドリフト領域２３の上の第２の絶縁層１４中には、第１の導電材（フィールドプレート部）１５が設けられている。第１の導電材１５は、図１（ａ）に表すように、渦巻き状に形成されている。第１の導電材１５は、例えば、多結晶シリコン、半絶縁性多結晶シリコン（SIPOS:semi-insulated polycrystalline silicon）など、第１の主電極３１、第２の主電極３２に用いられる例えば金属材料よりも抵抗が高い材料からなる。
【００１４】
第１の導電材１５の一端は、図１（ｂ）に表すように、第１の主電極３１に接続されている。第１の導電材１５の他端は、図１（ａ）におけるＢ−Ｂ線断面である図１（ｃ）に表すように、第２の主電極３２に接続されている。第１の導電材１５は、渦巻き状に十分長く形成することにより、第１の主電極３１と第２の主電極３２との間のリーク電流を実用上問題ない程度に低く抑えられる。フィールドプレート電極として機能する第１の導電材１５は、選択する材質により、渦巻き状の他、ベタな層状等、その他平面パターンが可能である。
【００１５】
第１の導電材１５の下には、ドリフト領域２３を貫通して複数のトレンチＴが設けられ、そのトレンチＴ内に第２の導電材が充填されている。トレンチＴは、第１の導電材１５が延在する方向に沿って間欠的に設けられ、図１（ｄ）は、図１（ａ）においてトレンチが形成されていない部分の断面であるＣ−Ｃ線断面を表し、図１（ｅ）は、図１（ａ）においてトレンチが形成された部分の断面であるＤ−Ｄ断面を表す。
【００１６】
図１（ｅ）に表すように、トレンチＴはドリフト領域２３を貫通し、第１の絶縁層１２の表面（上面）よりも下方にまで至って形成されている。トレンチＴを形成した後、その内壁面（側面及び底面）を酸化して得られるシリコン酸化膜等の絶縁膜１７を形成した上で、トレンチＴ内に第２の導電材１６が充填される。第２の導電材１６としては、例えば、多結晶シリコン、単結晶シリコン、SIPOS（semi-insulated polycrystalline silicon）、金属などを用いることができる。トレンチＴ内に充填された第２の導電材１６の上端部は、第１の導電材１５に接している。あるいは、第２の導電材１６と第１の導電材１５とを同材料にて一体に形成してもよい。いずれにしても、第１の導電材１５と第２の導電材１６とは電気的に接続される。トレンチＴ及び第２の導電材１６の底部は、ドリフト領域２３と第１の絶縁層１２との境界面よりも図１（ｅ）において下方の第１の絶縁層１２側に位置し、本実施形態では、トレンチＴ及び第２の導電材１６の底部は第１の絶縁層１２の表層部近傍に位置する。
【００１７】
図１（ａ）、（ｅ）におけるＥ−Ｅ線断面図である図１（ｆ）に表すように、トレンチＴ及びその内部に充填された第２の導電材１６は、第１の導電材１５の延在する方向に沿って間欠的に複数設けられている。
【００１８】
第１の導電材１５の両端は、それぞれ、第１の主電極３１と第２の主電極３２とに接続されているため、第１の主電極３１と第２の主電極３２との間に逆バイアスが印加されたオフ時、第１の導電材１５の一端は第１の半導体領域２１と略同電位にされ、他端は第２の半導体領域２２と略同電位にされ、第１の導電材１５の両端以外の部分は、両端からの経路長に応じた電位にされる。
【００１９】
すなわち、第１の半導体領域２１と第２の半導体領域２２とをつなぐ方向に見て、第１の導電材１５の電位がゆるやかに分布し、この第１の導電材１５からの電界によって、半導体層１３においても高電位側と低電位側との間の電位分布をゆるやかにできる。この結果、半導体層１３における電界集中を抑制して耐圧を向上できる。
【００２０】
前述した第１の導電材１５は、この第１の導電材１５が第２の絶縁層１４を介して対向する半導体層１３の第１の主面側における電界集中を抑えるのに有効である。そして、本実施形態では、図１（ｅ）に表すように、半導体層１３を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、半導体層１３の第２の主面側（第１の絶縁層１２と接している裏面側）にも、第１の導電材１５の電界を作用させることができる。
【００２１】
複雑で困難なプロセスで半導体層１３の第２の主面に対向する部分に第１の導電材１５を設けなくても、本実施形態によれば、半導体層１３を貫通して設けられ上端部が第１の導電材１５に接続された第２の導電材１６からの電界（すなわち第１の導電材１５の電界）を半導体層１３の第２の主面側にまわりこませるように作用させることができる。そのため、半導体層１３の第２の主面側においても電位分布をゆるやかにでき、電界集中を抑制できる。また、基板１１の電位が、半導体層１３へ与える影響を少なくすることができ、そのことで、第１の絶縁層（埋め込み絶縁層）１２を薄くすることが可能になる。
【００２２】
すなわち、本実施形態に係る半導体装置（ダイオード）によれば、逆バイアスが印加されるオフ時において、両端が第１の主電極３１と第２の主電極３２に接続され、経路長に沿ってゆるやかな電位分布となる第１の導電材１５からの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができる。例えば半導体基板１１の反りを抑制するべく第１の絶縁層１２を薄く形成しても、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００２３】
近年、ロジック回路やメモリ等のＶＬＳＩ（very large scale integrated circuit）だけでなく、パワーデバイス等のディスクリートデバイスにおいても、薄膜ＳＯＩ構造を用いた高性能化が図られている。しかし、ＶＬＳＩなどの低耐圧素子（素子耐圧数ボルト）で使用されている素子デザインを、数十から数千ボルトの高耐圧が必要なパワーデバイスの素子デザインへそのまま使うことはできず、両者を１チップに集積化することは難しかった。
【００２４】
これに対して本実施形態によれば、最先端のマイクロプロセッサなどで使用される例えば０．１（μｍ）の薄膜ＳＯＩ層でも、数十から千ボルトを超える耐圧を持つダイオードやＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を実現することが可能となり、ＶＬＳＩと、高耐圧パワーデバイスとの１チップ化が可能となる。この結果、例えば、１チップ上での低耐圧回路と高耐圧回路間の確実な電気的なアイソレーションや、パワーデバイスをＶＬＳＩでデジタル制御することなどによる高付加価値化の実現が期待できる。さらに、電子デバイスと、例えば光の波長の１／２〜１（１００ｎｍ〜１μｍ）程度の幅や厚さの導波路を有する光デバイスとの容易な１チップ化も期待できる。
【００２５】
図１（ｅ）に表すトレンチＴの形成にあたっては、ドリフト領域２３におけるトレンチＴを形成すべき部分のみを選択的にエッチング除去することで、ドリフト領域２３を貫通する複数のトレンチＴを形成することができる。
【００２６】
あるいは、トレンチＴとなるべき部分だけでなく、トレンチＴの周囲のドリフト領域２３も選択的に除去して例えばスリット状のトレンチを形成し、そのトレンチ内に導電材１６となるべき材料を埋め込んだ後、その材料を選択的にエッチング除去して柱状に第２の導電材１６が残るようにし、それら第２の導電材１６間に、図２に表すように絶縁層（例えば酸化シリコンからなる）１２ａを埋め込んでもよい。この場合、第１の半導体領域２１と第２の半導体領域２２との間を結ぶ方向に沿って形成された複数の第２の導電材１６間に絶縁層１２ａが介在された構造となる。第２の導電材１６が設けられていない部分にはドリフト領域２３が残され、そのドリフト領域２３を介して第１の半導体領域２１と第２の半導体領域２２との間の導通は確保される。
【００２７】
［第２の実施形態］
本実施形態では、半導体装置として、例えばＳＯＩ層に形成されたＭＯＳＦＥＴを例に挙げ、図３を参照して説明する。
【００２８】
本実施形態では、例えばＮ−型シリコンからなる半導体層１３に、例えばＰ＋型シリコンからなる第３の半導体領域（ベース領域）４４が環状に形成され、その内側に第３の半導体領域４４に対して離間して、例えばＮ＋型シリコンからなる第２の半導体領域（ドレイン領域）４２が形成されている。第３の半導体領域４４の表層部には、例えばＮ型シリコンからなる第１の半導体領域（ソース領域）４１が環状に形成されている。第３の半導体領域４４と第２の半導体領域４２との間には、例えばＮ−型シリコンからなるドリフト領域４３が、両領域４４、４２に接して環状に形成されている。
【００２９】
半導体層１３の上には、例えば酸化シリコンからなる第２の絶縁層１４が設けられ、第２の絶縁層１４の上には、第１の主電極４８と第２の主電極４９が選択的に設けられている。第１の主電極４８は、第２の絶縁層１４を貫通して形成されたビアを介して、第１の半導体領域４１及び第３の半導体領域４４の表面に接している。第２の主電極４９は、第２の絶縁層１４を貫通して形成されたビアを介して、第２の半導体領域４２の表面に接している。
【００３０】
ドリフト領域４３の上の第２の絶縁層１４中には、フィールドプレート部４５ｂが設けられ、第３の半導体領域４４の上の第２の絶縁層１４中には、制御電極部４５ａが設けられている。制御電極部４５ａとフィールドプレート部４５ｂとは、図３（ａ）に表すように、ひとつながりにされ、渦巻き状に形成されている。制御電極部４５ａと、フィールドプレート部４５ｂは、本実施形態における第１の導電材を構成する。
【００３１】
フィールドプレート部４５ｂは、前述した第１の実施形態と同様、例えば、多結晶シリコン、半絶縁性多結晶シリコンなどからなる。フィールドプレート部４５ｂの一端は、図３（ａ）に表すように、制御電極部４５ａに接続されている。あるいは、フィールドプレート部４５ｂの一端を第１の主電極４８に接続させてもよい。フィールドプレート部４５ｂの他端は、図１（ｃ）を参照して説明した第１の実施形態と同様、第２の主電極４９に接続されている。フィールドプレート部４５ｂは、渦巻き状に十分長く形成することにより、制御電極部４５ａと第２の主電極４９との間のリーク電流を実用上問題ない程度に低く抑えられる。
【００３２】
第３の半導体領域４４及びその表層部に選択的に形成された第１の半導体領域４１は、ドリフト領域４３を囲むように環状に形成されている。
【００３３】
制御電極部４５ａは、第３の半導体領域４４における第１の半導体領域４１とドリフト領域４３との間の部分の上で、フィールドプレート部４５ｂの外側を囲むように環状に形成されている。
【００３４】
本実施形態では、第１の主電極４８に対して第２の主電極４９側を高電位とする電圧が両電極４８、４９間に印加された状態で、所望の制御電圧を制御電極部４５ａに印加すると、その制御電極部４５ａが対向している第３の半導体領域４４にチャネルが形成され、第１の半導体領域４１、チャネル、ドリフト領域４３および第２の半導体領域４２を介して、両電極４８、４９間に電流が流れる。本実施形態に係る半導体装置も、半導体基板１１の主面に対して略平行な方向に電流が流れるいわゆる横型の半導体装置である。
【００３５】
本実施形態においても、第１の実施形態と同様、ドリフト領域４３においてフィールドプレート部４５ｂの下方に対応する部分には、図３（ｃ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜１７を介して第２の導電材１６が充填されている。
【００３６】
さらに、本実施形態では、第３の半導体領域４４において制御電極部４５ａの下方に対応する部分にも、図３（ｃ）及びその図３（ｃ）におけるＨ−Ｈ線断面図である図３（ｄ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜１７を介して第２の導電材１６が充填されている。第２の導電材１６としては、例えば、多結晶シリコン、単結晶シリコン、金属などを用いることができる。
【００３７】
フィールドプレート部４５ｂの下方に形成されたトレンチＴはドリフト領域４３を貫通し、第１の絶縁層１２の表面よりも下方にまで至って形成されている。制御電極部４５ａの下方に形成されたトレンチＴは第３の半導体領域４４を貫通し、第１の絶縁層１２の表面よりも下方にまで至って形成されている。
【００３８】
フィールドプレート部４５ｂ下方のトレンチＴ内に充填された第２の導電材１６の上端部は、フィールドプレート部４５ｂに接してフィールドプレート部４５ｂと電気的に接続されている。制御電極部４５ａ下方のトレンチＴ内に充填された第２の導電材１６の上端部は、制御電極部４５ａに接して制御電極部４５ａと電気的に接続されている。
【００３９】
フィールドプレート部４５ｂ下方のトレンチＴ及び第２の導電材１６の底部は、ドリフト領域４３と第１の絶縁層１２との境界面よりも図３（ｃ）において下方の第１の絶縁層１２側に位置している。制御電極部４５ａ下方のトレンチＴ及び第２の導電材１６の底部は、第３の半導体領域４４と第１の絶縁層１２との境界面よりも図３（ｃ）において下方の第１の絶縁層１２側に位置している。
【００４０】
本実施形態においては、制御電極部４５ａもしくは第１の主電極４８に接続されたフィールドプレート部４５ｂの一端は、第２の主電極４９に接続された他端よりも低電位にされ、逆に言えば、フィールドプレート部４５ｂの他端は一端よりも高電位にされる。フィールドプレート部４５ｂの両端以外の部分は、両端からの経路長に応じた電位にされる。
【００４１】
すなわち、本実施形態においても、第１の半導体領域４１と第２の半導体領域４２とをつなぐ方向に見て、フィールドプレート部４５ｂの電位がゆるやかに分布し、このフィールドプレート部４５ｂからの電界によって、半導体層１３においても高電位側（本実施形態においては第２の主電極４９側）と低電位側（本実施形態においては第１の主電極４８側）との間の電位分布をゆるやかにできる。この結果、半導体層１３における電界集中を抑制して耐圧を向上できる。
【００４２】
フィールドプレート部４５ｂは、このフィールドプレート部４５ｂが第２の絶縁層１４を介して対向する半導体層１３の第１の主面側における電界集中を抑えるのに特に有効である。そして、本実施形態においても、図３（ｃ）に表すように、半導体層１３を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、半導体層１３の第２の主面側（第１の絶縁層１２と接している裏面側）にも、フィールドプレート部４５ｂの電界を作用させることができ、半導体層１３の第２の主面側においても電位分布をゆるやかにでき、電界集中を抑制できる。
【００４３】
すなわち、本実施形態においても、スイッチングオフ時、経路長に沿ってゆるやかな電位分布となるフィールドプレート部４５ｂからの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができ、例えば半導体基板１１の反りを抑制するべく第１の絶縁層１２を薄く形成しても、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００４４】
さらに本実施形態では、スイッチングオン時、第３の半導体領域４４を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、第３の半導体領域４４の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極部４５ａの電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域４４の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００４５】
［第３の実施形態］
本実施形態では、半導体装置として、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を例に挙げ、図４を参照して説明する。なお、前述した第１、第２の実施形態と同じ構成要素には同一の符号を付しその詳細な説明は省略する。
【００４６】
本実施形態では、例えばＮ−型シリコンからなる半導体層１３に、例えばＰ＋型シリコンからなる第３の半導体領域（ベース領域）４４が環状に形成され、その内側に第３の半導体領域４４に対して離間して、例えばＮ型シリコンからなるバッファ領域５３が形成されている。第３の半導体領域４４の表層部には、例えばＮ型シリコンからなる第１の半導体領域（エミッタ領域）４１が環状に形成されている。第３の半導体領域４４とバッファ領域５３との間には、例えばＮ−型シリコンからなるドリフト領域４３が、両領域４４、５３に接して環状に形成されている。バッファ領域５３の内側には、例えばＰ型シリコンからなる第２の半導体領域（コレクタ領域）５２が形成されている。
【００４７】
第１の半導体領域４１は第１の主電極４８に接続され、第２の半導体領域５２は第２の主電極４９に接続されている。ドリフト領域４３の上の第２の絶縁層１４中には、フィールドプレート部４５ｂが設けられ、第３の半導体領域４４の上の第２の絶縁層１４中には制御電極部４５ａが設けられている。制御電極部４５ａとフィールドプレート部４５ｂとは、ひとつながりにされ、渦巻き状に形成されている。
【００４８】
本実施形態に係る半導体装置（ＩＧＢＴ）において、制御電極部４５ａに所望の制御電圧（ゲート電圧）を印加すると、第２の絶縁層１４を介して制御電極部４５ａに対向する第３の半導体領域４４にｎチャネルが形成され、第１の主電極４８と第２の主電極４９との間（エミッタ・コレクタ間）がオン状態となる。ＩＧＢＴにおいては、エミッタから電子が、コレクタから正孔が注入され、ドリフト領域４３にキャリアが蓄積し、伝導度変調が起こるので、オン抵抗を小さくできる。
【００４９】
また、本実施形態においても、第３の半導体領域４４を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、第３の半導体領域４４の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極部４５ａの電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域４４の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００５０】
さらに、スイッチングオフ時、経路長に沿ってゆるやかな電位分布となるフィールドプレート部４５ｂからの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができ、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００５１】
［第４の実施形態］
本実施形態では、半導体装置として、例えば、注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）を例に挙げ、図５を参照して説明する。なお、前述した各実施形態と同じ構成要素には同一の符号を付しその詳細な説明は省略する。
【００５２】
本実施形態では、例えばＮ−型シリコンからなるドリフト領域４３の外側に、例えばＰ型シリコンからなる第３の半導体領域（ベース領域）６２が環状に形成されている。ドリフト領域４３と第３の半導体領域６２とはＰＮ接合している。第３の半導体領域６２の外側には、半導体領域６１が環状に形成されている。半導体領域６１は、図５（ｂ）に表すように、例えばＮ型シリコンからなる第１の半導体領域（エミッタ領域）６１ａと、この第１の半導体領域６１ａに対して隣接して形成された例えばＰ＋型シリコンからなるベースコンタクト領域６１ｂとからなる。それぞれ複数の第１の半導体領域６１ａとベースコンタクト領域６１ｂとが、図５（ａ）において紙面を貫く方向に交互に繰り返されて形成されている。第１の半導体領域６１ａとベースコンタクト領域６１ｂとはＰＮ接合している。第１の半導体領域６１ａと第３の半導体領域６２とはＰＮ接合している。
図５（ｂ）に表すように、第３の半導体領域６２には、周期的にトレンチＴ及びこれに充填された第２の導電材１６が設けられている。トレンチＴ及び第２の導電材１６は、例えば、第１の半導体領域６１ａに隣接する部分（チャネルが形成される部分）を挟むように、ベースコンタクト領域６１ｂに隣接する部分に設けられている。したがって、第２の導電材１６の電位（ゲート電位）を、２方向からチャネル形成部にまわりこませて作用させることができ、低オン抵抗化しやすい。
【００５３】
第１の半導体領域６１ａ及びベースコンタクト領域６１ｂは、第１の主電極６３に接している。ベースコンタクト領域６１ｂは第３の半導体領域６２に接しており、これにより、オフ状態において第３の半導体領域６２の電位を第１の主電極６３の電位（エミッタ電位）に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
【００５４】
第３の半導体領域６２の上には絶縁層６６が設けられ、その絶縁層６６中に制御電極６５が設けられている。制御電極６５は、絶縁層６６を介して第３の半導体領域６２に対向している。
【００５５】
半導体層１３及び絶縁層６６の上には第２の絶縁層１４が設けられており、ドリフト領域４３の上の第２の絶縁層１４中には、フィールドプレート部４５ｂが形成されている。フィールドプレート部４５ｂの一端は、制御電極部６５の上に対応する部分に設けられ、フィールドプレート部４５ｂの一端は、制御電極部６５もしくは第１の主電極６３に接続されている。フィールドプレート部４５ｂの他端は、第２の主電極４９に接続されている。
【００５６】
本実施形態では、前述した第３の実施形態に係る半導体装置（ＩＧＢＴ）よりも、第３の半導体領域（ベース領域）６２の厚みを狭めており、第２の半導体領域（コレクタ領域）５２から注入された正孔の第３の半導体領域６２への流れ込み（すなわち、第１の主電極６３側への流出）が減少し、相対的に電子の注入量が促進され低オン抵抗を実現できる。
【００５７】
また、本実施形態においても、スイッチングオン時、図５（ｃ）に表されるように、第３の半導体領域６２を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、第３の半導体領域６２の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極６５の電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域６２の表裏両面側にチャネルが形成されるいわゆるバックゲート構造を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００５８】
さらに、スイッチングオフ時、経路長に沿ってゆるやかな電位分布となるフィールドプレート部４５ｂからの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができ、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００５９】
［第５の実施形態］
本実施形態では、図６に表すように、例えばＮ−型シリコンからなるドリフト領域４３の外側に、例えばＰ型シリコンからなる第３の半導体領域（ベース領域）６２が環状に形成されている。ドリフト領域４３と第３の半導体領域６２とはＰＮ接合している。第３の半導体領域６２の外側には、半導体領域６１が環状に形成されている。半導体領域６１は、上記第４の実施形態と同様、図５（ｂ）に表すように、例えばＮ型シリコンからなる第１の半導体領域（エミッタ領域）６１ａと、この第１の半導体領域６１ａに対して隣接して形成された例えばＰ＋型シリコンからなるベースコンタクト領域６１ｂとからなる。それぞれ複数の第１の半導体領域６１ａとベースコンタクト領域６１ｂとが、図６（ａ）において紙面を貫く方向に交互に繰り返されて形成されている。第１の半導体領域６１ａとベースコンタクト領域６１ｂとはＰＮ接合している。第１の半導体領域６１ａと第３の半導体領域６２とはＰＮ接合している。
【００６０】
ドリフト領域４３の外側に、例えばＮ＋型シリコンからなるＮ型バッファ領域７３が形成され、そのＮ型バッファ領域７３の外側に半導体領域７２が形成されている。半導体領域７２は、図５（ｂ）に表す半導体領域６１と同様に、例えばＮ型シリコンからなるコンタクト領域と、そのコンタクト領域に対して隣接して形成された例えばＰ＋型シリコンからなる第２の半導体領域とからなり、それぞれ複数の第２の半導体領域とコンタクト領域とが、図６（ａ）において紙面を貫く方向に交互に繰り返されてＰＮ接合している。第２の半導体領域及びコンタクト領域は、第２の主電極７４に接している。
【００６１】
Ｎ型バッファ領域７３の上には絶縁層６６が設けられ、その絶縁層６６中に制御電極部７１が設けられている。制御電極部７１は、絶縁層６６を介してＮ型バッファ領域７３に対向している。
【００６２】
図６（ａ）におけるＫ−Ｋ線断面図である図６（ｂ）に表すように、Ｎ型バッファ領域７３を貫通してトレンチＴが形成され、そのトレンチＴの内部に制御電極部７１に接続された第２の導電材１６が充填されている。これにより、その第２の導電材１６を介して、Ｎ型バッファ領域７３の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極部７１の電界をまわりこませるようにして作用させることができる。すなわち、Ｎ型バッファ領域７３の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００６３】
また、本実施形態によれば、第３の半導体領域６２の厚みを狭めることで正孔の第１の主電極６３への流出を抑制し、さらにＮ型バッファ領域７３の厚みを狭めることで電子の第２の主電極７４への流出を抑制し、結果として、ドリフト領域４３中のキャリア蓄積量を増大させて、オン抵抗の低減が図れる。
【００６４】
［第６の実施形態］
本実施形態では、図７に表すように、半導体基板１１の上に第１の絶縁層１２を介して、前述した各実施形態における半導体層１３よりも薄い半導体層８３が設けられている。
【００６５】
半導体層８３には、例えばＮ−型シリコンからなるドリフト領域４３が環状に形成され、そのドリフト領域４３の外側に、例えばＰ型シリコンからなる第３の半導体領域（ベース領域）６２が環状に形成されている。ドリフト領域４３と第３の半導体領域６２とはＰＮ接合している。第３の半導体領域６２の外側には、半導体領域６１が環状に形成されている。半導体領域６１は、図５（ｂ）に表すように、例えばＮ型シリコンからなる第１の半導体領域（エミッタ領域）６１ａと、この第１の半導体領域６１ａに対して隣接して形成された例えばＰ＋型シリコンからなるベースコンタクト領域６１ｂとからなる。それぞれ複数の第１の半導体領域６１ａとベースコンタクト領域６１ｂとが、図７（ａ）において紙面を貫く方向に交互に繰り返されてＰＮ接合している。
【００６６】
ドリフト領域４３の内側には、例えばＮ＋型シリコンからなるＮ型バッファ領域７３が環状に形成されている。Ｎ型バッファ領域７３の外側には、半導体領域７２が環状に形成されている。半導体領域７２は、図５（ｂ）に表す半導体領域６１と同様、例えばＮ型シリコンからなるコンタクト領域と、このコンタクト領域に対して隣接して形成された例えばＰ＋型シリコンからなる第２の半導体領域とからなる。それぞれ複数の第２の半導体領域とコンタクト領域とが、図７（ａ）において紙面を貫く方向に交互に繰り返されてＰＮ接合している。
【００６７】
第１の半導体領域６１ａ及びベースコンタクト領域６１ｂは第１の主電極６３に接している。第２の半導体領域及びコンタクト領域は第２の主電極７４に接している。
【００６８】
半導体層８３の上に設けられた第２の絶縁層１４中において、ドリフト領域４３の上にフィールドプレート部４５ｂが設けられ、第３の半導体領域６２及びＮ型バッファ領域７３のそれぞれの上に制御電極部４５ａが設けられている。フィールドプレート部４５ｂの一端は制御電極部４５ａもしくは第１の主電極６３に接続され、他端は第２の主電極７４に接続されている。
【００６９】
ドリフト領域４３においてフィールドプレート部４５ｂの下方に対応する部分には、図７（ｄ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜等の絶縁膜１７を介して導電材１６が充填されている。
【００７０】
また、第３の半導体領域６２において制御電極部４５ａの下方に対応する部分にも、図７（ｂ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜１７を介して第２の導電材１６が充填されている。さらに、Ｎ型バッファ領域７３において制御電極部４５ａの下方に対応する部分にも、図７（ｃ）に表すように、選択的に複数のトレンチＴが形成され、そのトレンチＴ内にシリコン酸化膜１７を介して第２の導電材１６が充填されている。
【００７１】
本実施形態においても、スイッチングオン時、第３の半導体領域６２、Ｎ型バッファ領域７３を貫通するトレンチＴの内部に充填された第２の導電材１６を介して、第３の半導体領域６２及びＮ型バッファ領域７３の第２の主面側（第１の絶縁層１２と接している裏面側）にも、制御電極部４５ａの電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域６２及びＮ型バッファ領域７３の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００７２】
さらに、スイッチングオフ時、経路長に沿ってゆるやかな電位分布となるフィールドプレート部４５ｂからの電界を、半導体層１３の第１の主面側からだけでなく第２の主面側からも作用させることができ、半導体基板１１の電位（例えばグランド電位）が半導体層１３に影響するのを抑えて、半導体層１３における高電位側と低電位側との間の電位分布をゆるやかにして電界集中を抑制できる。この結果、材料（例えばシリコン）本来の特性で決まる耐圧の実現が期待できる。
【００７３】
［第７の実施形態］
本実施形態に係る半導体装置は、図９に表されるように、前述した図３に示す実施形態の構造においてフィールドプレート部４５ｂを設けずに、制御電極部４５ａのみを第１の導電材として設けた構造である。
【００７４】
本実施形態においても、第２の導電材１６を介して、第３の半導体領域４４の裏面側にも制御電極部４５ａの電界をまわりこませるようにして作用させることができる。すなわち、第３の半導体領域４４の表裏両面側にチャネルが形成されるいわゆるダブルゲート構造に近い効果を複雑なプロセスを経ることなく実現でき、オン抵抗の低減が図れる。
【００７５】
［第８の実施形態］
上記第７の実施形態の構造の半導体層１３において、ソース側の構造を前述した第４の実施形態のようにしてもよい。
【００７６】
すなわち、図１０に示すように、第３の半導体領域４４の外側には、半導体領域６１が環状に形成されている。半導体領域６１は、図１０（ｅ）に表すように、例えばＮ＋型シリコンからなる第１の半導体領域（エミッタ領域）６１ａと、この第１の半導体領域６１ａに対して隣接して形成された例えばＰ＋型シリコンからなるベースコンタクト領域６１ｂとからなる。それぞれ複数の第１の半導体領域６１ａとベースコンタクト領域６１ｂとが、図１０（ｂ）において紙面を貫く方向に交互に繰り返されて形成されている。第１の半導体領域６１ａとベースコンタクト領域６１ｂとはＰＮ接合している。第１の半導体領域６１ａと第３の半導体領域４４とはＰＮ接合している。
図１０（ｅ）に表すように、第３の半導体領域４４には、周期的にトレンチＴ及びこれに充填された第２の導電材１６が設けられている。トレンチＴ及び第２の導電材１６は、例えば、第１の半導体領域６１ａに隣接する部分（チャネルが形成される部分）を挟むように、ベースコンタクト領域６１ｂに隣接する部分に設けられている。したがって、第２の導電材１６の電位（ゲート電位）を、２方向からチャネル形成部にまわりこませて作用させることができ、低オン抵抗化しやすい。
【００７７】
第１の半導体領域６１ａ及びベースコンタクト領域６１ｂは、第１の主電極４８に接している。ベースコンタクト領域６１ｂは第３の半導体領域４４に接しており、これにより、オフ状態において第３の半導体領域４４の電位を第１の主電極４８の電位（エミッタ電位）に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
【００７８】
［第９の実施形態］
本実施形態では、図１１（ｂ）に表すように、前述した図３に示した実施形態の構造におけるフィールドプレート部４５ｂを、スイッチ（トランジスタ）９０を介して、第２の主電極（ドレイン電極）４９に対して接続させている。図１１（ｂ）中、Ｒは、第１の導電材を構成するフィールドプレート部４５ｂにおける抵抗成分と、フィールドプレート部４５ｂと制御電極部４５ａとの間の抵抗成分を表す。
【００７９】
スイッチ９０は、素子導通状態でオフにされ、第２の主電極４９と制御電極部４５ａ間の短絡が防止される。さらに、フィールドプレート部４５ｂには、抵抗Ｒを介して制御電極部４５ａと同じ電位が印加されるため、ドリフト層４３のフィールドプレート部４５ｂ近傍にも制御電極部４５ａ近傍と同じＭＯＳチャネル（もしくは、キャリアの蓄積）が形成され、素子のオン抵抗を下げる。素子のオフ状態では、スイッチ９０はオンにされ、上記各実施形態で説明したようにフィールドプレート部４５ｂの電位がゆるやかに分布し、半導体層１３における電界集中を抑制して耐圧を向上できる。
【００８０】
前述した各実施形態に係る半導体装置は、図１２に例示されるフォトリレーのスイッチ１０１、１０２として用いることができる。
【００８１】
スイッチング制御信号が入力される入力端子ＩＮ１、ＩＮ２間に、そのスイッチング制御信号に応答して発光する発光素子（発光ダイオード）１０３が接続されている。この発光素子１０３が発する光を受光して、直流電圧を発生するフォトダイオードアレイ１０４（直列接続された複数のフォトダイオードからなる）が設けられている。スイッチ１０１、１０２のゲートＧ１１、Ｇ１２には、フォトダイオードアレイ１０４から出力された直流電圧が制御回路１０５を介して供給される。スイッチ１０１のドレインＤ１は出力端子ＯＵＴ１に接続され、スイッチ１０２のドレインＤ２は出力端子ＯＵＴ２に接続されている。
【００８２】
スイッチ１０１、１０２のゲートＧ１１、Ｇ１２に、制御回路１０５からの制御電圧が印加されると、スイッチ１０１、１０２はオン状態にされ、これにより出力端子ＯＵＴ１、ＯＵＴ２間は導通状態になる。入力端子ＩＮ１、ＩＮ２に入力されるスイッチング制御信号がゼロになると、発光素子１０３は発光を止め、これによってフォトダイオードアレイ１０４の両端子間に発生していた直流電圧も消滅し、スイッチ１０１、１０２はオフ状態に切り替えられる。
【００８３】
制御回路１０５は、スイッチ１０１、１０２のゲートＧ１１、Ｇ１２と、ソースＳ１、Ｓ２との間に接続される放電回路１０６を有する。この放電回路１０６は、スイッチ１０１、１０２がオン状態からオフ状態に切り替えられるとき、ゲート−ソース間に充電されている電荷を迅速に放電するための回路である。
【００８４】
前述した各実施形態における半導体基板１１、半導体層１３、８３としては、シリコン以外にも、例えば、窒化ガリウム、炭化シリコンなどの化合物半導体、ゲルマニウムなどを用いてもよい。
【００８５】
フィールドプレート部の下方でドリフト層を貫通して形成されたトレンチＴ内に充填された第２の導電材１６は、第１の絶縁層１２内に入り込んでいなくてもよく、図８に表すように、トレンチＴを、半導体層１３を貫通して第１の絶縁層１２の表面に達するまでにとどめ、あるいは、トレンチＴの底部を第１の絶縁層１２より少し上の半導体層１３中にとどめ、そのトレンチＴ内壁面（側面及び底面）に例えば酸化シリコンなどの絶縁膜１７を形成して、第２の導電材１６を充填させてもよい。この場合でも、第２の導電材１６を介して、半導体層１３の表面側に対向して設けられたフィールドプレート部の電界を半導体層１３の裏面側にまわりこませて作用させることができる。ただし、第２の導電材１６が第１の絶縁層１２中にまで入り込んでいる方が、半導体層１３の裏面側への上記電界作用を促進させやすい。
【００８６】
また、図１３に示すように、トレンチＴ及び第２の導電材１６の底部が第１の絶縁層１２もしくは半導体層１３の主面に対して略平行な横方向に少しはみ出すように設けられてもよく、この場合には、半導体層１３の裏面側に対して、より上記電界作用を促進させやすい。
【００８７】
トレンチ及びこれに充填された第２の導電材は、半導体層における電位分布をゆるやかにする観点から所定の間隔で複数設けることが望ましい。そして、それら複数の第２の導電材は、互いに抵抗性の第１の導電材で接続されることが望ましい。
【００８８】
制御電極部、フィールドプレート部、第１の導電材、第１の主電極、第２の主電極、第２の導電材は、同材料から構成してもよいし、互いに異なる材料から構成してもよい。
【００８９】
［第１０の実施形態］
本実施形態では、半導体装置として、例えばダイオードを例に挙げ、図１４を参照して説明する。
【００９０】
本実施形態に係る半導体装置は、半導体基板２５の上に絶縁層２６を介して半導体層２７が設けられたＳＯＩ（Silicon On Insulator）構造を有する。半導体基板２５及び半導体層２７としては、例えばシリコンを用いることができる。絶縁層２６は、例えば半導体基板２５上に埋め込み形成された酸化シリコンである。
【００９１】
半導体層２７は、絶縁層２６上で、ピラー、フィン、もしくは細線状に形成されている。図１４は一つの半導体層２７が設けられた部分を示しているが、図１５の模式平面図に示すように、複数本の半導体層２７が絶縁層２６上にストライプ状に設けられている。なお、図１４（ｂ）は図１４（ａ）におけるＡ−Ａ断面を示し、図１４（ｃ）は図１４（ｂ）におけるＢ−Ｂ断面を示す。
【００９２】
図１４（ｃ）に示すように、半導体層２７には、Ｐ＋型の第１の半導体領域５４と、Ｎ＋型の第２の半導体領域５５と、Ｎ−型のドリフト領域５６とが形成されている。第１の半導体領域５４と第２の半導体領域５５は、半導体層２７の長手方向の両端部に選択的に形成され、これら第１の半導体領域５４と第２の半導体領域５５との間にドリフト領域５６が形成されている。第１の半導体領域５４とドリフト領域５６とはＰＮ接合している。
【００９３】
絶縁層上２６には、第１の半導体領域５４を囲むようにして第１の主電極３３が設けられている。同じく絶縁層２６上には、第２の半導体領域５５を囲むようにして第２の主電極３４が設けられている。第１の主電極３３は、第１の半導体領域５４の上面及び側面に接している。第２の主電極３４は、第２の半導体領域５５の上面及び側面に接している。
【００９４】
第１の主電極３３と第２の主電極３４との間に順方向電圧が印加されると、第１の半導体領域５４、ドリフト領域５６および第２の半導体領域５５を介して、それら両電極３３、３４間に電流が流れる。すなわち、本実施形態に係る半導体装置も、半導体基板２５の主面に対して略平行な方向に電流が流れるいわゆる横型の半導体装置である。
【００９５】
絶縁層２６内には導電材７５が埋め込まれている。導電材７５は、絶縁層２６において、上に半導体層２７が設けられず半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内に設けられている。導電材７５は、半導体層２７の長手方向に対して略平行に延在して絶縁層２６内に埋め込まれている。一つの半導体層２７あたり、その短手方向の両側から半導体層２７を挟む位置関係で一対の導電材７５が設けられている。
【００９６】
導電材７５の長手方向の両端部はそれぞれ接続部７６ａ、７６ｂに接続されている。接続部７６ａ、７６ｂは、導電材７５の両端部から絶縁層２６表面上へと延びるピラー状に絶縁層２６内に形成されている。接続部７６ａ、７６ｂの上端部表面は絶縁層２６の表面上に露出し、その露出した部分に、第１の主電極３３と第２の主電極３４がそれぞれ接している。
【００９７】
導電材７５は、例えば図１６に示す方法にて、絶縁層２６内に形成することができる。
【００９８】
図１６（ａ）は、半導体基板２５上に絶縁層２６を形成し、その絶縁層２６上に半導体層２７を形成した状態を示す。なお、半導体層２７は、図１５を参照して前述したようにストライプ状に絶縁層２６上に形成される。
【００９９】
図１６（ａ）の構造が得られた後、半導体層２７上に図示しないマスクを形成して絶縁層２６をエッチングし、図１６（ｂ）に示すように絶縁層２６にトレンチＴを形成する。絶縁層２６は、半導体層２７の下の部分はエッチングされず、その側方の部分がエッチングされる。トレンチＴの底部は半導体基板２５までは達せず、トレンチＴと半導体基板２５との間に絶縁層２６の一部が残される。
【０１００】
そして、トレンチＴ内には導電材７５が埋め込まれる。導電材７５はトレンチＴ内をすべて埋め込まれた後、エッチバックされ、図１６（ｃ）に示すように、トレンチＴの底部側の一部分だけが残される。
【０１０１】
この後、導電材７５の上のトレンチＴ内を絶縁層で埋め込んだ後、その絶縁層の一部（図１４（ａ）に示す接続部７６ａ、７６ｂの形成箇所）に、絶縁層表面側から導電材７５に達するトレンチを形成し、そのトレンチ内に導電材７５と同材料もしくは導電材７５よりも低抵抗な材料を埋め込む。これにより、導電材７５の一端部と第１の主電極３３とを接続する接続部７６ａと、導電材７５の他端部と第２の主電極３４とを接続する接続部７６ｂが形成される。
【０１０２】
導電材７５の材料としては、例えば、多結晶シリコン、半絶縁性多結晶シリコン（SIPOS:semi-insulated polycrystalline silicon）など、第１の主電極３３、第２の主電極３４に用いられる例えば金属材料よりも抵抗が高い材料が用いられる。接続部７６ａ、７６ｂの材料としては導電材７５と同材料もしくは導電材７５よりも低抵抗な材料が用いられる。
【０１０３】
導電材７５の一端部は接続部７６ａを介して第１の主電極３３に接続され、導電材７５の他端部は接続部７６ｂを介して第２の主電極３４に接続されているが、導電材７５は、比較的高抵抗な材料から形成されているため、第１の主電極３３と第２の主電極３４との間のリーク電流を実用上問題ない程度に抑えられる。
【０１０４】
導電材７５の長手方向の両端部はそれぞれ第１の主電極３３と第２の主電極３４に接続されているため、第１の主電極３３と第２の主電極３４との間に逆バイアスが印加されたオフ時、導電材７５の一端部は逆バイアス時に低電位側となる第１の主電極３３の電位もしくはそれに近い電位になり、他端部は逆バイアス時に高電位側となる第２の主電極３４の電位もしくはそれに近い電位になる。導電材７５における両端部以外の部分は、両端部からの距離に応じた電位分布となる。すなわち、導電材７５において、第１の主電極３３と第２の主電極３４とをつなぐ長手方向に、ゆるやかに変化する電位分布が得られる。
【０１０５】
導電材７５は絶縁層２６に埋め込まれている。このため、逆バイアスが印加されるオフ時における上記導電材７５からの電界を、半導体層２７の裏面（半導体層２７における絶縁層２６に接する面）側に作用させ、オフ時における半導体層２７の裏面側の電位を制御することができる。
【０１０６】
導電材７５は、半導体層２７における高電位側と低電位側とをむすぶ長手方向に延在し、その導電材７５には、前述したように長手方向にゆるやかな電位分布が生じるので、オフ時に半導体層２７の裏面側に長手方向に空乏層を伸展させることができ、電界の局所的な集中を抑制して高耐圧を得ることができる。
【０１０７】
一般に、ＳＯＩ構造において、半導体層の表面側は、その半導体層の上に絶縁層を介してフィールドプレート電極を設けることで電位を容易に制御することができる。一方、半導体層の裏面側は、基板電位（例えばグランド電位）の影響を受けるため裏面電位の制御が難しい。基板と半導体層との間に設ける絶縁層の厚さを厚くすれば、半導体層の裏面側に対する基板電位の影響を抑えることができるが、絶縁層が厚くなると基板に反りが生じやすくなる。また、半導体層の裏面に対向する部分の絶縁層内にフィールドプレート電極を設けて半導体層の裏面側の電位を制御することが考えられるが、その場合フィールドプレート電極を他の電極に接続させるための引き出し構造が複雑になり、その構造を得るためのプロセスも難しくなる。
【０１０８】
これに対して、本実施形態では、絶縁層２６において、半導体層２７の側方であって半導体層２７が設けられていない部分にトレンチを形成して導電材７５を埋め込むという簡単なプロセスで導電材７５を絶縁層２６内に埋め込み、その導電材７５からの電界を半導体層２７の裏面側にまわりこませて作用させることができる。特に短手方向の幅が微細な細線状の半導体層２７においては、その半導体層２７を短手方向から挟む位置関係で埋め込まれた一対の導電材７５間の距離が小さくなり、半導体層２７の裏面に対向する位置に導電材がなくても、半導体層２７の側方に埋め込まれた導電材７５からの電界を半導体層２７の裏面全体に作用させやすい。
【０１０９】
絶縁層２６に埋め込まれた導電材７５によって半導体層２７裏面側の電位を制御することで、半導体層２７に対する半導体基板２５の電位の影響を抑えることができる。そのことで、絶縁層２６の薄膜化が図れ、反りを防止することができる。
【０１１０】
［第１１の実施形態］
図１７は、本発明の第１１の実施形態に係る半導体装置における要部構造を表す模式図である。本実施形態に係る半導体装置は、上記第１０の実施形態と同様なダイオードであり、第１０の実施形態に係る半導体装置と共通する部分には同じ符号を付している。
【０１１１】
本実施形態でも、絶縁層２６において、上に半導体層２７が設けられず半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内に、導電材９１、９２、９３が設けられている。
【０１１２】
各々の導電材９１、９２、９３は、絶縁層２６の内部から絶縁層２６の表面上へと延びるピラー状に設けられている。
【０１１３】
導電材９１は、第１の半導体領域５４の側方の絶縁層２６内に埋め込まれている。その導電材９１の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に、第１の主電極３３が接している。
【０１１４】
導電材９２は、第２の半導体領域５５の側方の絶縁層２６内に埋め込まれている。その導電材９２の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に、第２の主電極３４が接している。
【０１１５】
導電材９１と導電材９２との間の絶縁層２６内には、複数の導電材９３が半導体層２７の長手方向に並んで設けられている。各導電材９１、９２、９３は、絶縁層２６の内部では互いにつながっておらず、絶縁層２６の表面上に設けた抵抗性材料（例えば、多結晶シリコン、半絶縁性多結晶シリコン（SIPOS:semi-insulated polycrystalline silicon）など）によって互いに接続されている。
【０１１６】
第１の主電極３３と第２の主電極３４との間に逆バイアスが印加されたオフ時、導電材９１は逆バイアス時に低電位側となる第１の主電極３３の電位もしくはそれに近い電位になり、導電材９２は逆バイアス時に高電位側となる第２の主電極３４の電位もしくはそれに近い電位になる。導電材９１と導電材９２との間の導電材９３は、導電材９１と導電材９２からの距離に応じた電位分布となる。すなわち、導電材９１〜９３において、第１の主電極３３と第２の主電極３４とをつなぐ長手方向に方向に、ゆるやかに変化する電位分布が得られる。
【０１１７】
導電材９１〜９３は絶縁層２６に埋め込まれている。したがって、本実施形態においても、逆バイアスが印加されるオフ時における上記導電材９１〜９３からの電界を、半導体層２７の裏面側に作用させ、半導体層２７の裏面側に長手方向に空乏層を伸展させることができ、電界の局所的な集中を抑制して高耐圧を得ることができる。
【０１１８】
すなわち、本実施形態においても、絶縁層２６において、半導体層２７の側方であって半導体層２７が設けられていない部分にトレンチを形成して導電材９１〜９３を埋め込むという簡単なプロセスで導電材９１〜９３を絶縁層２６内に埋め込み、その導電材９１〜９３からの電界を半導体層２７の裏面側にまわりこませて作用させることができる。
【０１１９】
絶縁層２６に埋め込まれた導電材９１〜９３によって半導体層２７裏面側の電位を制御することで、半導体層２７に対する半導体基板２５の電位の影響を抑えることができる。そのことで、絶縁層２６の薄膜化が図れ、反りを防止することができる。
【０１２０】
［第１２の実施形態］
本実施形態では、半導体装置として、例えばＭＯＳＦＥＴを例に挙げ、図１８を参照して説明する。
【０１２１】
本実施形態に係る半導体装置は、半導体基板２５の上に絶縁層２６を介して半導体層２７が設けられたＳＯＩ（Silicon On Insulator）構造を有する。半導体基板２５及び半導体層２７としては、例えばシリコンを用いることができる。絶縁層２６は、例えば半導体基板２５上に埋め込み形成された酸化シリコンである。
【０１２２】
半導体層２７は、絶縁層２６上で、ピラー、フィン、もしくは細線状に形成されている。図１８は一つの半導体層２７が設けられた部分を示しているが、図１５の模式平面図に示すように、複数本の半導体層２７が絶縁層２６上にストライプ状に設けられている。なお、図１８（ｂ）は図１８（ａ）において制御電極３０が設けられた部分の断面を示し、図１８（ｃ）は図１８（ｂ）におけるＡ−Ａ断面を示す。
【０１２３】
図１８（ｃ）に示すように、半導体層２７には、Ｎ＋型の第１の半導体領域５７と、Ｎ＋型の第２の半導体領域５８と、Ｐ型の第３の半導体領域５９と、Ｎ−型のドリフト領域６０とが形成されている。第１の半導体領域５７は半導体層２７の長手方向の一端部に形成され、第２の半導体領域５８は半導体層２７の長手方向の他端部に形成されている。第１の半導体領域５７と第３の半導体領域５９とはＰＮ接合している。ドリフト領域６０は、第３の半導体領域５９と第２の半導体領域５８との間に形成され、第３の半導体領域５９に対してＰＮ接合している。
【０１２４】
絶縁層上２６には、第１の半導体領域５７を囲むようにして第１の主電極２８が設けられている。同じく絶縁層２６上には、第２の半導体領域５８を囲むようにして第２の主電極２９が設けられている。第１の主電極２８は、第１の半導体領域５７の上面及び側面に接している。第２の主電極２９は、第２の半導体領域５８の上面及び側面に接している。また、図示しないが第３の半導体領域５９は第１の主電極５７に接続している。
【０１２５】
さらに、絶縁層２６上には、第３の半導体領域５９を囲むようにして制御電極３０が設けられている。制御電極３０は、図１８（ｂ）に示すように、ゲート絶縁膜（例えばシリコン酸化膜）３５を介して、第３の半導体領域５９の上面及び側面に対向している。
【０１２６】
本実施形態では、第１の主電極２８に対して第２の主電極２９側を高電位とする電圧が両主電極２８、２９間に印加された状態で、所望の制御電圧を制御電極３０に印加すると、その制御電極３０が対向している第３の半導体領域５９の上面及び側面にチャネルが形成され、第１の半導体領域５７、チャネル、ドリフト領域６０および第２の半導体領域５８を介して、両主電極２８、２９間に電流が流れる。本実施形態に係る半導体装置も、半導体基板２５の主面に対して略平行な方向に電流が流れるいわゆる横型の半導体装置である。
【０１２７】
半導体層２７を絶縁層２６上でピラー、フィン、もしくは細線状に形成することで、第３の半導体領域５９の上面だけでなく側面にもチャネルを形成することができ、オン抵抗の低減が図れる。また、特に半導体層２７を細線状に形成した場合には、ソースゲート間容量、ドレインゲート間容量が小さくなり、スイッチングの高速化が図れる。
【０１２８】
さらに、本実施形態では、絶縁層２６内に埋め込まれた導電材として制御電極部７７が設けられている。制御電極部７７は、絶縁層２６において、上に半導体層２７が設けられず半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内にピラー状に設けられている。
【０１２９】
制御電極３０は第３の半導体領域５９を囲むように絶縁層２６上に設けられている。その制御電極３０において半導体層２７の側方で絶縁層２６上に位置する部分の下の絶縁層２６内に、制御電極部７７が埋め込まれている。
【０１３０】
一つの半導体層２７あたり、その短手方向の両側から半導体層２７を挟む位置関係で一対の制御電極部７７が設けられている。制御電極部７７の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に制御電極３０が接している。制御電極部７７の材料としては、制御電極３０と同じ例えば多結晶シリコン、金属材料などが用いられる。
【０１３１】
制御電極３０と、絶縁層２６内に埋め込まれた制御電極部７７とは電気的に接続されている。そのため、制御電極３０に所定の制御電圧が印加されるスイッチングオン時、絶縁層２６内に埋め込まれた制御電極部７７からの電界を、第３の半導体領域５９の裏面（第３の半導体領域５９における絶縁層２６に接する面）側に作用させることができる。この結果、第３の半導体領域５９の裏面側にもチャネルを形成することができ、オン抵抗をより低減できる。すなわち、本実施形態では、図１８（ｂ）に示すように、第３の半導体領域５９の上面、側面および裏面に反転層（もしくは蓄積層）７０を形成することができ、オン抵抗をより低減できる。
【０１３２】
制御電極部７７を絶縁層２６内に形成するにあたっては、絶縁層２６において半導体層２７に対向していない部分の表面側からエッチングによりトレンチを形成し、そのトレンチ内に導電材を埋め込むという簡単なプロセスで制御電極部７７を形成することができる。特に短手方向の幅が微細な細線状の半導体層２７においては、その半導体層２７を短手方向から挟む位置関係で埋め込まれた一対の制御電極部７７間の距離が小さくなり、第３の半導体領域５９の裏面に対向する位置に導電材がなくても、第３の半導体領域５９の側方に埋め込まれた制御電極部７７からの電界を第３の半導体領域５９の裏面全体に作用させやすい。
【０１３３】
また、絶縁層２６に埋め込まれた制御電極部７７によって第３の半導体領域５９の裏面側の電位を制御することで、第３の半導体領域５９に対する半導体基板２５の電位の影響を抑えることができる。そのことで、絶縁層２６の薄膜化が図れ、反りを防止することができる。
【０１３４】
［第１３の実施形態］
図１９は、本発明の第１３の実施形態に係る半導体装置における要部構造を表す模式図である。本実施形態に係る半導体装置は、上記第１２の実施形態と同様なＭＯＳＦＥＴであり、第１２の実施形態に係る半導体装置と共通する部分には同じ符号を付している。
【０１３５】
本実施形態では、絶縁層２６内に埋め込まれた導電材は、制御電極部７７とフィールドプレート部７８とを有する。制御電極部７７は、絶縁層２６において、半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内にピラー状に設けられている。
【０１３６】
制御電極３０は第３の半導体領域５９を囲むように絶縁層２６上に設けられている。その制御電極３０において半導体層２７の側方で絶縁層２６上に位置する部分の下の絶縁層２６内に、制御電極部７７が埋め込まれている。制御電極部７７の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に制御電極３０が接している。
【０１３７】
制御電極３０と、絶縁層２６内に埋め込まれた制御電極部７７とは電気的に接続されている。そのため、制御電極３０に所定の制御電圧が印加されるスイッチングオン時、絶縁層２６内に埋め込まれた制御電極部７７からの電界を、第３の半導体領域５９の裏面（第３の半導体領域５９における絶縁層２６に接する面）側に作用させることができる。この結果、第３の半導体領域５９の裏面側にもチャネルを形成することができ、オン抵抗をより低減できる。
【０１３８】
フィールドプレート部７８も、絶縁層２６において、半導体層２７に対向しない部分、すなわちストライプ状の半導体層２７と半導体層２７との間の部分の絶縁層２６内に設けられている。フィールドプレート部７８は、半導体層２７の長手方向に対して略平行に延在して絶縁層２６内に埋め込まれている。
【０１３９】
フィールドプレート部７８の長手方向の一端部は制御電極部７７に接続され、他端部は接続部７９に接続されている。接続部７９は、フィールドプレート部７８の他端部から絶縁層２６表面上へと延びるピラー状に絶縁層２６内に形成されている。接続部７９の上端部表面は絶縁層２６の表面上に露出し、その露出した部分に第２の主電極２９が接している。
【０１４０】
フィールドプレート部７８は、図１６を参照して前述した導電材７５の形成方法と同様な方法にて形成することができる。
【０１４１】
フィールドプレート部７８の材料としては、例えば、多結晶シリコン、半絶縁性多結晶シリコン（SIPOS:semi-insulated polycrystalline silicon）など、第１の主電極２８、第２の主電極２９に用いられる例えば金属材料よりも抵抗が高い材料が用いられる。
【０１４２】
フィールドプレート部７８の一端部は制御電極部７７を介して制御電極３０に接続され、フィールドプレート部７８の他端部は接続部７９を介して第２の主電極２９に接続されているが、フィールドプレート部７８は、比較的高抵抗な材料から形成されているため、制御電極３０と第２の主電極２９との間のリーク電流を実用上問題ない程度に抑えられる。
【０１４３】
フィールドプレート部７８の長手方向の両端部は、それぞれ、低電位側の制御電極３０と高電位側の第２の主電極２９に接続されているため、制御電極３０のスイッチングオフ時、フィールドプレート部７８の一端部は低電位となり、他端部は高電位となる。フィールドプレート部７８における両端部以外の部分は、両端部からの距離に応じた電位分布となる。すなわち、フィールドプレート部７８において、制御電極３０と第２の主電極２９とをつなぐ長手方向に方向に、ゆるやかに変化する電位分布が得られる。なお、フィールドプレート部７８の一端部は、第２の主電極２９よりも低電位となる電極に接続させればよく、制御電極３０に限らず、第１の主電極２８に接続させてもかまわない。
【０１４４】
フィールドプレート部７８は絶縁層２６に埋め込まれている。このため、フィールドプレート部７８からの上記電界を、半導体層２７（特にドリフト領域６０）の裏面側に作用させ、スイッチングオフ時における半導体層２７の裏面側の電位を制御することができる。
【０１４５】
フィールドプレート部７８は、半導体層２７における高電位側と低電位側とをむすぶ長手方向に延在し、そのフィールドプレート部７８には、前述したように長手方向にゆるやかな電位分布が生じるので、スイッチングオフ時に半導体層２７の裏面側に長手方向に空乏層を伸展させることができ、電界の局所的な集中を抑制して高耐圧を得ることができる。
【０１４６】
本実施形態では、絶縁層２６において、半導体層２７の側方であって半導体層２７が設けられていない部分にトレンチを形成してフィールドプレート部７８を埋め込むという簡単なプロセスでフィールドプレート部７８を絶縁層２６内に埋め込み、そのフィールドプレート部７８からの電界を半導体層２７の裏面側にまわりこませて作用させることができる。特に短手方向の幅が微細な細線状の半導体層２７においては、その半導体層２７を短手方向から挟む位置関係で埋め込まれた一対のフィールドプレート部７８間の距離が小さくなり、半導体層２７の裏面に対向する位置に導電材がなくても、半導体層２７の側方に埋め込まれたフィールドプレート部７８からの電界を半導体層２７の裏面全体に作用させやすい。
【０１４７】
絶縁層２６に埋め込まれた制御電極部７７やフィールドプレート部７８によって半導体層２７裏面側の電位を制御することで、半導体層２７に対する半導体基板２５の電位の影響を抑えることができる。そのことで、絶縁層２６の薄膜化が図れ、反りを防止することができる。
【０１４８】
［第１４の実施形態］
上記第１２の実施形態、第１３の実施形態ではＭＯＳＦＥＴを説明したが、図２０に示すようなＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【０１４９】
ＩＧＢＴでは、高電位側の第２の主電極２９に接続された第２の半導体領域６７がＰ＋型であり、その第２の半導体領域６７とドリフト領域６０との間にＮ＋型のバッファ領域６８が形成されている。第２の半導体領域６７とバッファ領域６８とはＰＮ接合している。
【０１５０】
このＩＧＢＴにおいて、制御電極３０に所定の制御電圧が印加されたスイッチングオン時、第１の半導体領域５７から電子が、第２の半導体領域６７から正孔が注入され、ドリフト領域６０にキャリアが蓄積し、伝導度変調が起こるので、オン抵抗を小さくできる。
【０１５１】
［第１５の実施形態］
また、ＩＧＢＴにおいて、図２１に示すように、Ｎ型のバッファ領域６９に対して絶縁膜を介して対向する制御電極４０を設けてもよい。スイッチングオン時に、制御電極４０からの制御電圧によってバッファ領域６９にＰ型チャネルを形成して、第２の半導体領域６７からドリフト領域６０への正孔の注入を促進できる。
【０１５２】
この構造において、制御電極４０に接続する導電材を絶縁層２６内に設けることで、その導電材によってバッファ領域６９の裏面側にも制御電極４０の制御電圧を作用させることができ、バッファ領域６９の裏面側にもチャネルを形成してオン抵抗の低減が図れる。
【０１５３】
その他、注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）などにも本発明は適用可能である。さらには、光導波路、発光ダイオード、半導体レーザーなどの光学素子にも本発明は適用可能である。これら光学素子に、本発明の実施形態に例示される仮想バックゲート構造を適用した場合、半導体層の裏面側に発生する反転層、蓄積層、フリーキャリア、電界等を利用して、半導体層中の発光、光吸収、偏光、その他光学的特性を効果的に変調（制御）可能である。また、それら光学素子に、本発明の実施形態に例示される仮想フィールドプレート構造を適用した場合、光学素子に効果的に高い電圧を印加することが可能であり、また、光学素子以外の部分の電位（基板電位や制御回路部分の電位など）と上記光学素子部分との間の電位差によって生じる上記変調を阻止または緩和することができる。
【０１５４】
［第１６の実施形態］
図２２は、半導体材料として例えばシリコンを使った発光素子の構造を模式的に示す。
【０１５５】
半導体基板２５の上に絶縁層２６を介して半導体層が設けられ、その半導体層には、Ｐ＋型の第１の半導体領域８１と、Ｎ＋型の第２の半導体領域８２が形成され、これら半導体領域のＰＮ接合面を含むその近傍はＬＯＣＯＳ（local oxidation of silicon）プロセスにより薄くされている。この薄くされたシリコン層（ｐ型領域８４及びｎ型領域８５）におけるｐｎホモ接合部は発光特性を持つようになる。これは、極薄いシリコン層がシリコン酸化膜８６とシリコン酸化膜２６とに挟まれ、キャリアの量子閉じ込めが行われることによる効果である。
【０１５６】
ここで、図２３（ａ）は、前述した図１４（ａ）に対応する図である。図２３（ｂ）は図２３（ａ）におけるＡ−Ａ断面図である。図２３に示す構造では、絶縁層２６内に埋め込まれた導電材７５が、半導体層２７の裏面に対向する部分にまではみ出している。
【０１５７】
例えば、絶縁層２６にトレンチを形成する図１６（ｂ）の工程において、等方性エッチングを行うことで半導体層２７の下にも広がるトレンチを形成することができ、そのトレンチ内に導電材７５を埋め込むことで図２３に示す構造が可能である。
【０１５８】
この構造の場合、半導体層２７の裏面に対向する部分にも導電材７５が埋め込まれているため、半導体層２７の裏面全体に対して、導電材７５からの電界を作用させやすい。また、図２３（ｃ）に示すように、半導体層２７の下全体に導電材７５が埋め込まれていてもよい。
【０１５９】
また、図２４は図１８（ｂ）に対応する図である。図２４に示す構造では、絶縁層２６内に埋め込まれた制御電極部７７が、第３の半導体領域５９の裏面に対向する部分にまではみ出しており、第３の半導体領域５９の裏面全体に対して、制御電極部７７からの電界を作用させやすい。また、第３の半導体領域５９の下全体に制御電極部７７が埋め込まれていてもよい。第３の半導体領域５９の裏面と制御電極部７７との間には絶縁膜が設けられる。あるいは、制御電極部７７がSIPOS（semi-insulated polycrystalline silicon）などの高抵抗材料の場合、第３の半導体領域５９の裏面と制御電極部７７との間の絶縁膜を省略することも可能である。
【０１６０】
前述した各実施形態では、絶縁層の全領域にわたって導電材が埋め込まれているのではなく、必要な部分のみにトレンチが形成され選択的に導電材が埋め込まれている。したがって、半導体層の裏面側において必要な部分のみを局所的に電位コントロールすることができ、必要のない部分に導電材からの電界が作用することによる悪影響を回避できる。
【０１６１】
図１４（ｂ）、図１８（ｂ）に示すように、埋め込み層（導電材）の深さをｄ、半導体層を挟む位置関係で埋め込まれた一対の埋め込み層間の間隔をＷとすると、ｄ≧Ｗが望ましい。ｄが深く、Ｗが短いほど、埋め込み層の電位が等しく半導体層２７と絶縁層２６との界面に作用する。また、ｄが深く、Ｗが短いほど、基板電位の遮断効果も大きい。
【０１６２】
表面側の制御電極に接続された埋め込み層は、仮想的な裏面ゲートとして機能し、半導体層の裏面側に反転層や蓄積層を生じさせる。
【０１６３】
これに対して、フィールドプレートとして設けられた埋め込み層は、半導体層に対する基板電位の影響を遮断する。これにより、基板電位（例えばグランド電位）と半導体層の高電位側との間の電位差で生じる半導体層中の反転層もしくは蓄積層が抑制され、耐圧が高まる。
【０１６４】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【０１６５】
ＳＯＩ構造における半導体層はＳｉに限らず、ＧａＮ、ＳｉＣなどの化合物半導体、Ｇｅなどであってもよい。
【０１６６】
搬送や取り扱い性に支障がなければ、半導体基板を設けない、もしくは一部を除去した構成であってもよい。
【０１６７】
半導体部分の主電極に阻止状態の電圧を印加した場合における、半導体層を流れるリーク電流Ｉｄｓに対するフィールドプレートを流れる電流Ｉｒの設計の一例を以下に示す。これは、仮想フィールドプレート構造を有する実施形態すべてに適用可能である。
静耐圧印加時のリーク電流を少なくすることが必要な場合、Ｉｒ＝０、Ｉｒ≪Ｉｄｓ、Ｉｒ＜Ｉｄｓ、または、ＩｒとＩｄｓとがほぼ同じ程度、になるように仮想フィールドプレートの構造や材質を設計するのが望ましい。
半導体素子の動特性（逆回復特性、スイッチング特性、スイッチング損失、スイッチングスピード他）や、埋め込み絶縁層の厚さ（より薄い埋め込み酸化膜構造での安定動作など）を重視する場合は、ＩｒとＩｄｓとがほぼ同じ程度、Ｉｒ＝Ｉｄｓ、Ｉｒ＞Ｉｄｓ、または、Ｉｒ≫Ｉｄｓ、とする設計でもよい。
【図面の簡単な説明】
【０１６８】
【図１】第１の実施形態に係る半導体装置における要部構造を表す模式図。
【図２】同第１の実施形態においてトレンチ及び導電材形成部分の他の具体例を表す模式断面図。
【図３】第２の実施形態に係る半導体装置における要部構造を表す模式図。
【図４】第３の実施形態に係る半導体装置における要部構造を表す模式図。
【図５】第４の実施形態に係る半導体装置における要部構造を表す模式図。
【図６】第５の実施形態に係る半導体装置における要部構造を表す模式図。
【図７】第６の実施形態に係る半導体装置における要部構造を表す模式図。
【図８】実施形態に係る半導体装置においてトレンチ及び導電材が第１の絶縁層の内部に達していない構造を表す模式断面図。
【図９】第７の実施形態に係る半導体措置における要部構造を表す模式図。
【図１０】第８の実施形態に係る半導体装置における要部構造を表す模式図。
【図１１】第９の実施形態に係る半導体装置における要部構造を表す模式図。
【図１２】実施形態に係る半導体装置をスイッチとして用いたフォトリレーの回路を表す模式図。
【図１３】実施形態に係る半導体装置においてトレンチ及び導電材が第１の絶縁層の横方向に延びて形成された構造を表す模式断面図。
【図１４】第１０の実施形態に係る半導体装置における要部構造を表す模式図。
【図１５】絶縁層上にストライプ状に形成された半導体層の平面レイアウトを示す模式図。
【図１６】第１０の実施形態に係る半導体装置における導電材の形成方法の一例を示す模式図。
【図１７】第１１の実施形態に係る半導体装置における要部構造を表す模式図。
【図１８】第１２の実施形態に係る半導体装置における要部構造を表す模式図。
【図１９】第１３の実施形態に係る半導体装置における要部構造を表す模式図。
【図２０】第１４の実施形態に係る半導体装置における要部構造を表す模式図。
【図２１】第１５の実施形態に係る半導体装置における要部構造を表す模式図。
【図２２】第１６の実施形態に係る半導体装置における要部構造を表す模式図。
【図２３】第１０の実施形態に係る半導体装置における導電材の変形例を示す模式図。
【図２４】第１２の実施形態に係る半導体装置における導電材の変形例を示す模式図。
【符号の説明】
【０１６９】
１２…第１の絶縁層、１３…半導体層、１４…第２の絶縁層、１５…第１の導電材（フィールドプレート部）、１６…第２の導電材、１７…絶縁膜、２１…第１の半導体領域、２２…第２の半導体領域、２６…絶縁層、２７…半導体層、２８…第１の主電極、２９…第２の主電極、３０…制御電極、３１…第１の主電極、３２…第２の主電極、３３…第１の主電極、３４…第２の主電極、４１…第１の半導体領域、４２…第２の半導体領域、４４…第３の半導体領域、４５ａ…制御電極部、４５ｂ…フィールドプレート部、４８…第１の主電極、４９…第２の主電極、５４…第１の半導体領域、５５…第２の半導体領域、５７…第１の半導体領域、５８…第２の半導体領域、５９…第３の半導体領域、７５…導電材、７７…導電材（制御電極部）、７８…導電材（フィールドプレート部）、９１〜９３…導電材
【特許請求の範囲】
【請求項１】
第１の絶縁層と、
前記第１の絶縁層の上に設けられた半導体層と、
前記半導体層に選択的に設けられた第１の半導体領域と、
前記第１の半導体領域に対して離間して、前記半導体層に選択的に設けられた第２の半導体領域と、
前記第１の半導体領域に接して設けられた第１の主電極と、
前記第２の半導体領域に接して設けられた第２の主電極と、
前記半導体層の上に設けられた第２の絶縁層と、
前記半導体層における前記第１の半導体領域と前記第２の半導体領域との間の部分の上方の前記第２の絶縁層中に設けられた第１の導電材と、
前記第１の導電材に対向する部分の前記半導体層に設けられたトレンチ内に設けられ、前記第１の導電材に接し、かつ前記第１の絶縁層に達する第２の導電材と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の導電材は、一端が前記第１の主電極に接続され、他端が前記第２の主電極に接続されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体領域に接して前記半導体層に設けられ、前記第１の半導体領域とは逆導電型の第３の半導体領域をさらに備え、
前記第１の導電材は、前記第３の半導体領域の上方に設けられた制御電極部を有し、
前記第２の導電材は、前記制御電極部に対向する部分の前記第３の半導体領域に設けられたトレンチ内に設けられ、かつ前記第２の導電材の底部が前記第１の絶縁層側にあることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の導電材は、一端が前記制御電極部に接続され、他端が前記第２の主電極に接続されたフィールドプレート部をさらに有することを特徴とする請求項３記載の半導体装置。
【請求項５】
絶縁層と、
前記絶縁層の上に設けられた半導体層と、
前記半導体層に選択的に設けられた第１の半導体領域と、
前記第１の半導体領域に対して離間して、前記半導体層に選択的に設けられた第２の半導体領域と、
前記第１の半導体領域に接して設けられた第１の主電極と、
前記第２の半導体領域に接して設けられた第２の主電極と、
前記絶縁層内における少なくとも前記半導体層に対向しない部分に選択的に設けられた導電材と、
を備えたことを特徴とする半導体装置。
【請求項１】
第１の絶縁層と、
前記第１の絶縁層の上に設けられた半導体層と、
前記半導体層に選択的に設けられた第１の半導体領域と、
前記第１の半導体領域に対して離間して、前記半導体層に選択的に設けられた第２の半導体領域と、
前記第１の半導体領域に接して設けられた第１の主電極と、
前記第２の半導体領域に接して設けられた第２の主電極と、
前記半導体層の上に設けられた第２の絶縁層と、
前記半導体層における前記第１の半導体領域と前記第２の半導体領域との間の部分の上方の前記第２の絶縁層中に設けられた第１の導電材と、
前記第１の導電材に対向する部分の前記半導体層に設けられたトレンチ内に設けられ、前記第１の導電材に接し、かつ前記第１の絶縁層に達する第２の導電材と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の導電材は、一端が前記第１の主電極に接続され、他端が前記第２の主電極に接続されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体領域に接して前記半導体層に設けられ、前記第１の半導体領域とは逆導電型の第３の半導体領域をさらに備え、
前記第１の導電材は、前記第３の半導体領域の上方に設けられた制御電極部を有し、
前記第２の導電材は、前記制御電極部に対向する部分の前記第３の半導体領域に設けられたトレンチ内に設けられ、かつ前記第２の導電材の底部が前記第１の絶縁層側にあることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の導電材は、一端が前記制御電極部に接続され、他端が前記第２の主電極に接続されたフィールドプレート部をさらに有することを特徴とする請求項３記載の半導体装置。
【請求項５】
絶縁層と、
前記絶縁層の上に設けられた半導体層と、
前記半導体層に選択的に設けられた第１の半導体領域と、
前記第１の半導体領域に対して離間して、前記半導体層に選択的に設けられた第２の半導体領域と、
前記第１の半導体領域に接して設けられた第１の主電極と、
前記第２の半導体領域に接して設けられた第２の主電極と、
前記絶縁層内における少なくとも前記半導体層に対向しない部分に選択的に設けられた導電材と、
を備えたことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２００８−２２７４７４（Ｐ２００８−２２７４７４Ａ）
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願番号】特願２００８−２９７１６（Ｐ２００８−２９７１６）
【出願日】平成２０年２月８日（２００８．２．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願日】平成２０年２月８日（２００８．２．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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