【課題】幅の異なる幾つかの領域を有するパターン形成領域に機能液を配置する場合等において、形成される膜パターン間での膜厚さを無くした該膜パターンの形成方法を提供する。
【解決手段】本発明の膜パターンの形成方法は、基板１８上に第１バンク層３５と第２バンク層３６とを積層形成する工程と、前記第１バンク層３５及び第２バンク層３６をパターニングすることで、第１のパターン形成領域５５と、該第１のパターン形成領域５５に連続し、かつ該第１のパターン形成領域５５より幅が広い第２のパターン形成領域５６とからなるパターン形成領域１３を有するバンク３４を形成する工程と、を有し、前記パターン形成領域１３に臨む前記第１バンク層３５の側壁３５ｓの接触角が、水を含む機能液に対して５０°未満であり、前記第２バンク層３６の接触角が前記第１バンク層３５の接触角より大きい角度である前記バンク３４を設けることを特徴とする。 （もっと読む）

【課題】 微細なパターンの形成の精度を向上させることが可能な製膜装置を得る。
【解決手段】 基体１６０上に第１の化学種を吐出する第１のノズル１０２ａと、基体１６０上に第２の化学種を吐出する第２のノズル１０２ｂと、第１の化学種を貯留する材料貯留室１０１ａと反応活性種を発生させる反応活性種発生部１０３ａ、第２の化学種を貯留する材料貯留室１０１ｂと反応活性種を発生させる反応活性種発生部１０３ｂを備え、第１のノズル１０２ａと第２のノズル１０２ｂは、吐出された第１の化学種の流れと第２の化学種の流れが交差するように設置される。 （もっと読む）

【課題】微小構造を有するマイクロマシンの量産に際して、微小構造体と微小構造体を制御する半導体素子を同一基板上に形成し、コストを低減する方法を提供する。
【解決手段】マイクロマシンの作製に際して、膜のパターン形成を行うためのマスク材料を用いて犠牲層を形成し、半導体素子を形成する領域におけるマスクの除去と、微小構造体を形成する領域における犠牲層とマスクの除去を同一の工程にて行う。具体的には絶縁性基板上に選択的に犠牲層１０３を形成し、犠牲層を覆って半導体層１０４を形成し、半導体層上にマスク１０５を形成し、マスクを用いて半導体層をエッチングし、マスク及び犠牲層の除去を同時に行う微小電気機械式装置の作製方法を提供する。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を使用したＭＩＳＦＥＴにおいて高誘電率ゲート絶縁膜を劣化させることなくＭＩＳＦＥＴの特性を向上させる。
【解決手段】 基板１の活性領域上に高誘電率ゲート絶縁膜４Ａを介してゲート電極５が形成されている。ゲート電極５の側面には絶縁性のサイドウォール７が形成されている。高誘電率ゲート絶縁膜４Ａはゲート電極５の下側からサイドウォール７の下側まで連続的に形成されている。高誘電率ゲート絶縁膜４Ａにおけるサイドウォール７の下側領域の厚さは、高誘電率ゲート絶縁膜４Ａにおけるゲート電極５の下側領域の厚さよりも小さい。 （もっと読む）

【課題】 しきい値電圧のばらつきのないノーマリーオフ動作の窒化物半導体素子を提供する。

【解決手段】 窒化物半導体からなる第1の半導体層と、前記第1の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、前記第２の半導体層の上の第１の領域に直接もしくは絶縁膜を介して設けられた制御電極と、前記第２の半導体層の上の前記第１の領域の両端に隣接する第２、第３の領域にそれぞれ設けられたノンドープまたはｎ型の窒化物半導体からなる第３の半導体層と、前記第３の半導体層の上にそれぞれ設けられ、前記第３の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第４の半導体層と、を備え、前記第２の半導体層の膜厚は、第１の領域および第２、第３の領域において均一であることを特徴とする窒化物半導体素子を提供する。 （もっと読む）

【課題】工程数を増加させずにメタルゲート構造の加工性を向上した、４５ｎｍ世代以降のＳｏＣデバイスの製造に対応可能な半導体装置の製造方法を得る。
【解決手段】半導体基板上に高誘電率材料層を形成する高誘電率材料層形成工程と、前記高誘電率材料層上に該高誘電率材料層に接するとともに金属、金属合金、またはこれらの化合物からなる金属層を形成した後、該金属層をパターニングすることにより金属ゲート電極層を形成するゲート電極層形成工程と、前記金属ゲート電極層の側壁部にウエットエッチング耐性を有する保護膜を形成する保護膜形成工程と、前記高誘電率材料層をウエットエッチングによりパターニングして高誘電率ゲート絶縁膜を形成する高誘電率ゲート絶縁膜形成工程と、を含む。 （もっと読む）

【課題】パーティクルを効率的に除去して、金属薄膜の品質を向上させる薄膜トランジスタ基板の製造方法を提供する。
【解決手段】絶縁基板上にゲート金属層を形成する段階と、前記ゲート金属層上に感光膜パターンを形成する段階と、前記感光膜パターンを利用して、前記ゲート金属層をエッチングしてゲート配線を形成する段階と、前記感光膜パターンをストリップして、前記ゲート配線を露出させる段階と、前記露出したゲート配線を硝酸を含む洗浄液で洗浄する段階とを有する。 （もっと読む）

【課題】 幅の異なる幾つかの領域を有するパターン形成領域に機能液を配置する場合等において、形成される膜パターン間での膜厚さを無くした該膜パターンの形成方法を提供する。
【解決手段】 本発明の膜パターンの形成方法は、基板４８上に所定パターンのバンク３４を形成するバンク形成工程と、前記形成したバンク３４に対してフッ素化処理を施す撥液化処理工程と、前記撥液化処理後、前記バンク３４に区画されたパターン形成領域５５，５６に機能液を配置する機能液配置工程と、前記配置した機能液を乾燥させる乾燥工程と、を含み、前記バンク形成工程は、前記基板４８上に第１バンク層３４ａを形成する第１バンク層形成工程と、前記形成した第１バンク層３４ａ上に、該第１バンク層３４ａよりもフッ素化され易い第２バンク層３４ｂを形成する第２バンク層形成工程と、を含むことを特徴とする。 （もっと読む）

【課題】１つ又は複数のシリコン含有層及び１つ又は複数の金属含有層を含む積層膜を製造する方法及び基板上に積層膜を形成するための基板処理システムを提供する。
【解決手段】基板処理システムは、１つ又は複数のロードロックチャンバに接続された１つ又は複数の搬送ポット及び２つ以上の異なるタイプの処理チャンバを含む。２つ以上のタイプの処理チャンバは、真空を破ることなく、基板処理システムから基板を取り出して、同一の基板処理システムで１つ又は複数のシリコン含有層及び１つ又は複数の金属含有層を蒸着するために使用され、表面汚染、酸化などを防ぎ、別の洗浄や表面処理ステップを排除することができる。基板処理システムは、その場の基板処理のための高処理能力及びコンパクトな専有面積を提供し、かつ異なるタイプの処理を行うように構成されている。 （もっと読む）

【課題】半導体素子の歩留まり及び生産性を向上させることができる半導体素子のトランジスタ及びその形成方法を提供すること
【解決手段】本発明は半導体素子のトランジスタ及びその形成方法に関するもので、セル領域はリセスチャンネル領域を形成してチャンネル長を増加させるとともに、周辺回路の領域はフィン（FIN）型チャンネル領域を形成して、チャンネル面積を増加させることにより、工程を単純化して半導体素子の収率及び生産性を向上させることができる技術である。 （もっと読む）

【課題】 本発明は、ＴＦＴを用いる表示装置及びデータを無線で送受信する機能を持った半導体装置の製造工程においてフォトリソグラフィ工程の回数を削減することを目的とする。また、より簡略化された製造工程で、電気的特性の高いＴＦＴ、表示装置及びデータを無線で送受信する機能を持った半導体装置等に代表される電子機器を作製する。低いコストで歩留まり良く製造することができる技術を提供することを目的とする。
【解決手段】 基板上に塗れ性が低い層と、塗れ性が低い層に比べて塗れ性が高い領域を形成し、塗れ性が高い領域上に導電性粒子を有する組成物を塗布と焼成を繰り返して凸状の導電層を形成することを特徴とする。 （もっと読む）

【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮはシリサイド層６５で構成される一方、ゲート電極ＧＰは金属層６４／シリサイド層６５の積層構造を備えている。 （もっと読む）

【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮは多結晶シリコン層６３で構成される一方、ゲート電極ＧＰは金属層６４／多結晶シリコン層６３の積層構造を備えている。 （もっと読む）

【課題】 特許文献１に記載のＳＯＩ基板においては、絶縁膜の熱伝導率が高くても、厚い支持基板によって放熱が妨げられてしまう。
【解決手段】 半導体装置１は、ＳＯＩ基板１０、配線層２０、および素子分離領域３０を備えている。ＳＯＩ基板１０は、支持基板１２、支持基板１２上に設けられた絶縁膜１４（基板絶縁膜）、および絶縁膜１４上に設けられたシリコン活性層１６（シリコン層）を有している。支持基板１２の厚さは、好ましくは１０μｍ以上１５０μｍ以下である。絶縁膜１４の熱伝導率は、常温で、シリコン活性層１６も低く且つＳｉＯ_２よりも高い。 （もっと読む）

【課題】ゲートパターン形成後に行うライト酸化時に、タングステンシリサイド膜などのシリサイド膜の側面が膨出する現象を防止することができる半導体素子の製造方法を提供すること。
【解決手段】半導体基板２１上にゲート絶縁膜２３を形成するステップと、ゲート絶縁膜２３上にポリシリコン膜２４、シリサイド膜２５及びハードマスク形成用膜の順に積層するステップと、ハードマスク２６を形成するステップと、ハードマスク２６をエッチングバリアとしてシリサイド膜２５をエッチングし、側面にアンダーカット状凹部２５Ａを形成するステップと、ハードマスク２６をエッチングバリアとして、ポリシリコン膜２４をエッチングして、ゲートラインを形成するステップと、ライト酸化により、ポリシリコン膜２４及びシリサイド膜２５の側面を酸化するステップとを含む。 （もっと読む）

【課題】 接合リークを増大させることがなく、低抵抗なコンタクトを半導体基板の全面で安定して形成することができる半導体装置、及びその製造方法を提供する。
【解決手段】 半導体層を有する基板１上に、金属酸化物からなるライナ膜２６と絶縁膜２２からなる層間絶縁膜２０を形成する。次に、絶縁膜２２上に、コンタクトホール２４の形成位置に開口部を有するマスクパターン２３を形成する。そして、マスクパターン２３をエッチングマスクとして絶縁膜２２をエッチング除去し、ライナ膜２６を露出させる。この後、露出したライナ膜２６を真空中でエッチング除去し、半導体基板１を露出させ、当該真空中で連続して、露出した半導体基板１上に導電膜を形成することでコンタクト構造を形成する。 （もっと読む）

【課題】基板を切断する工程の歩留まりを向上する方法を提供する。
【解決手段】基板１１にレーザービームを照射して、絶縁層や導電層を積層した複数の層に達する溝３２を形成する。ここでレーザビーム照射による溝３２は、基板中のある部分の分子結合を切断し、光分解し、気化して蒸発させるアブレーション加工で形成する。その後さらに溝にレーザービームを照射して基板を切断する。 （もっと読む）

【課題】マイクロエンボス加工による電子装置の製造方法を提供する。
【解決手段】電子装置の基板１０上での形成方法であり、基板１０をエンボス加工する工程と、基板をくぼみでない部分１１が第１の材料６０の溶液をはじくように表面処理する工程と、エンボス加工によって形成された基板１０上のくぼみ１２に第１の材料６０の溶液を堆積する工程と、を含む。その後、第１の材料が基板の表面と同一平面となるよう、基板はアニール処理される。くぼみ中の第１の材料６０はその後、たとえば後続のＴＦＴの形成におけるソースおよびドレインとして使用できる。 （もっと読む）

【課題】 品質劣化や新たな追加投資を招くことなく、所望の不純物濃度に制御されたシリコン薄膜を均一、かつ、均質に形成してドープトポリシリコンからなる配線層を形成する。
【解決手段】 半導体基板１上の絶縁膜２上に、ＣＶＤ法により不純物を含む第１シリコン層３ａと、不純物を含まない第２シリコン層３ｂとを同一反応炉内で連続的に各１回堆積して所望の膜厚とするシリコン成膜工程と、熱処理により第１シリコン層３ａから第２シリコン層３ｂへ不純物を均一に拡散させる不純物拡散工程と、このようにして不純物が均一に拡散されたシリコン薄膜３ｃを配線パターンに加工する工程とを有している。 （もっと読む）

【課題】製造工程の簡素化及び製造コストの低減が図れる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１からなる活性領域上にゲート絶縁膜１３ａ、１３ｂを介してゲート電極１４ａ、１４ｂを形成する。その後、ゲート電極１４ａ、１４ｂの側面上にサイドウォール１６ａ、１６ｂを形成する。そして、半導体基板１１上の全面に、絶縁膜１７を形成した後、絶縁膜１７にソース・ドレイン形成領域に到達するコンタクトホール１８ａ、１８ｂ、１８ｃを形成する。その後、絶縁膜１７及びサイドウォール１６ａ、１６ｂをマスクにして、Ｎ型不純物のイオン注入を行い、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成する。そして、コンタクトホール１８ａ、１８ｂ、１８ｃ内にコンタクトプラグ２０ａ、２０ｂ、２０ｃを形成する。 （もっと読む）