【課題】露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、酸化物半導
体を有する半導体装置を低コストで生産性よく作製することを課題の一とする。
【解決手段】チャネルエッチ構造の逆スタガ型薄膜トランジスタを有する半導体装置の作
製方法において、透過した光が複数の強度となる露光マスクである多階調マスクによって
形成されたマスク層を用いて酸化物半導体膜及び導電膜のエッチング工程を行う。エッチ
ング工程において、第１のエッチング工程は、エッチングガスによるドライエッチングを
用い、第２のエッチング工程はエッチング液によるウエットエッチングを用いる。 （もっと読む）

【課題】 ＴｉＣ膜を含む半導体構造を形成する方法を提供する。
【解決手段】 高誘電率（ｋ）の誘電体１４および界面層１２を含む積層体を基板１０の表面上に設けるステップと、Ｈｅによって希釈された炭素（Ｃ）源およびＡｒを含む雰囲気において、Ｔｉターゲットをスパッタすることにより、前記積層体上にＴｉＣ膜１６を形成するステップとを含む、半導体構造を形成する方法である。 （もっと読む）

【課題】選択ゲート電極および当該選択ゲート電極に隣接する他のゲート電極間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】複数本のラインパターンのうち選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件にて複数本のラインパターンの側壁面をスリミングし、選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込むと共にスリミングされたラインパターンの側壁面に沿ってパターン間膜を形成し、選択ゲート電極の形成領域のラインパターンをマスクした条件にて当該ラインパターン以外のラインパターンを除去しマスクされたラインパターンを残留させ、パターン間膜および残留したラインパターンをマスクとして第１膜を異方性エッチングし、第１膜をマスクとして導電膜をエッチングする不揮発性半導体記憶装置の製造方法を提供する。 （もっと読む）

【課題】薄膜トランジスタ及び薄膜トランジスタの製造方法を提供する。
【解決手段】薄膜トランジスタは、第１方向に形成された少なくとも１本のゲートラインを含むゲート１１と、ゲート上に形成されたゲート絶縁層１２と、ゲート絶縁層１２上に形成された少なくとも１つのソース１３及びドレイン１４と、を含み、ソース１３及びドレイン１４のうち少なくともいずれか一つは、延長部分１３ｂ、１４ｂを含み、延長部分１３ｂ、１４ｂは、少なくとも１本のゲートラインと平行するように、第１方向に形成される。ゲート１１は、ライン状に均一厚を有し、その側面と上面との間に曲面を含み、１本または２本以上のゲートラインを含む形態となる。 （もっと読む）

【課題】ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧が適切な値に調整された半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１トランジスタ１１及び第２トランジスタ１２を備えている。第１トランジスタ１１は、第１ゲート絶縁膜１３１と、第１ゲート電極１３３とを有し、第２トランジスタ１２は、第２ゲート絶縁膜１３２と、第２ゲート電極１３４とを有している。第１ゲート絶縁膜１３１及び第２ゲート絶縁膜１３２は、第１絶縁層１５１及び第２絶縁層１５２を含む。第１ゲート電極１３３及び第２ゲート電極１３４は、断面凹形の第１導電層１５５及び該第１導電層１５５の上に形成された第２導電層１５６を含む。第１絶縁層１５１及び第２絶縁層１５２は平板状であり、第１ゲート絶縁膜１３１は、仕事関数調整用の第１元素を含んでいる。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】本発明は、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳ形成領域１Ａに有し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳ形成領域１Ｂに有する半導体装置の製造方法であって、ＨｆＯＮ膜５上にＡｌ膜８ａを形成する工程と、Ａｌ膜上にＴｉリッチなＴｉＮ膜７ａを形成する工程と、を有する。さらに、ｎＭＩＳ形成領域１ＢのＴｉＮ膜およびＡｌ膜を除去する工程と、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５上およびｐＭＩＳ形成領域１ＡのＴｉＮ膜７ａ上にＬａ膜８ｂを形成する工程と、Ｌａ膜８ｂ上にＮリッチなＴｉＮ膜７ｂを形成する工程と、熱処理を施す工程とを有する。かかる工程によれば、ｐＭＩＳ形成領域１Ａにおいては、ＨｆＡｌＯＮ膜のＮ含有量を少なくでき、ｎＭＩＳ形成領域１Ｂにおいては、ＨｆＬａＯＮ膜のＮ含有量を多くできる。よって、ｅＷＦを改善できる。 （もっと読む）

【課題】十分な電流を流すことのできるトランジスタを備えた半導体装置を提供することを可能にする。
【解決手段】一実施形態の半導体装置は、半導体基板と、半導体基板上に設けられ、上面および側面が鞍形状を形成し、上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、凸部の上面を除いた半導体領域の上面と、第１方向に沿った側面と、第１方向に直交する第２方向に沿った、上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極であって、上面における鞍点を含む領域の直上に設けられた本体部と、本体部に接続され半導体領域の第１方向に沿った側面を覆う脚部と、を有し、脚部の第１方向における長さが上面における鞍点を含む領域の直上に設けられた本体部の第１方向における長さよりも長くなるように構成されたゲート電極と、ゲート電極の両側の半導体基板に設けられた第１および第２不純物領域と、を備えている。 （もっと読む）

【課題】応力等のストレスによる、素子の特性変動や、ＰＮ接合破壊などの信頼性劣化を防ぐことが可能な半導体装置、および半導体装置の製造方法を提供する。
【解決手段】サリサイド構造の半導体装置の高濃度ソース・ドレイン領域とゲート電極表面に形成される金属シリサイドを複数のアイランド状金属シリサイドからなる構成とする。これにより、全面に形成された金属シリサイド層よりも、シリコンと金属シリサイド層間の応力を緩和することができ、シリコンと金属シリサイド層間の応力等のストレスによる、素子の特性変動や、PN接合破壊などの信頼性劣化を防ぐことができる。 （もっと読む）

【課題】しきい値を電気的に調整可能な半導体装置を提供する。
【解決手段】半導体装置１０では、チャネル領域１４は対向する第１、第２の面１４ａ、１４ｂを有している。第１、第２不純物領域１５、１６が、チャネル領域１４の両側に配設されている。第１ゲート電極１８は、第１ゲート絶縁膜１９を介して第１の面１４ａに、第１ゲート電圧Ｖｇ１が印加されると生じる第１反転層２３の一側が第１不純物領域１５に接触し、他側が第２不純物領域１６から離間するように配設されている。第２ゲート電極２０は、第２ゲート絶縁膜２１を介して第２の面１４ｂに、第２ゲート電圧Ｖｇ２が印加されると生じる第２反転層２４の一側が第２不純物領域１６に接触し、他側が第１不純物領域１５から離間するように配設されている。第１、第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１、第２反転層２３、２４が接触し、第１、第２不純物領域１５、１６間が導通する。 （もっと読む）

【課題】オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置を提供することを目的とする。
【解決手段】ゲート電極ＧＴと、ゲート電極ＧＴの上側に形成される結晶化された第１の半導体層ＭＳと、第１の半導体層ＭＳの上側に形成される、ソース電極ＳＴおよびドレイン電極ＤＴと、第１の半導体層ＭＳの側方から延伸して、ソース電極ＳＴ及びドレイン電極ＤＴのうちの一方と第１の半導体層ＭＳとの間に介在する第２の半導体層ＳＬと、を有する表示装置であって、第２の半導体層ＳＬは、第１の半導体層ＭＳと接触して結晶化されて形成される第１部分ＳＬａと、第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂを有する、ことを特徴とする表示装置。 （もっと読む）

【課題】４５０〜６００℃程度の高温下に曝されてもヒロックが発生せず高温耐熱性に優れており、膜自体の電気抵抗（配線抵抗）も低く、アルカリ環境下の耐食性にも優れた表示装置用Ａｌ合金膜を提供する。
【解決手段】Ｇｅを０．０１〜２．０原子％と、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｗ、Ｃｒ、Ｎｂ、Ｍｏ、Ｉｒ、Ｐｔ、Ｒｅ、およびＯｓよりなる群（Ｘ群）から選択される少なくとも一種の元素とを含み、４５０〜６００℃の加熱処理を行なったとき、下記（１）の要件を満足する表示装置もしくは半導体装置用Ａｌ合金膜である。
（１）Ａｌと、前記Ｘ群から選択される少なくとも一種の元素と、Ｇｅとを含む第１の析出物について、円相当直径５０ｎｍ以上の析出物が２００，０００個／ｍｍ²以上の密度で存在する。 （もっと読む）

【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。
【解決手段】同一の半導体基板１上に形成されたパワーＭＯＳＦＥＴと保護回路を備える。パワーＭＯＳＦＥＴがトレンチゲート縦型ＰチャネルＭＯＳＦＥＴであって、そのゲート電極６の導電型をＰ型とする。また、保護回路がプレーナゲート横型オフセットＰチャネルＭＯＳＦＥＴを備え、そのゲート電極１０の導電型をＮ型とする。これらゲート電極６とゲート電極１０は別工程で形成される。 （もっと読む）

【課題】高歩留まりの薄型半導体装置の製造方法を提供する。
【解決手段】まず、半導体ウェハ１０の第１の主面Ｓ１に、複数の素子領域３およびこの素子領域３にコンタクトする端子電極５を形成し、こののち半導体ウェハ１０の第１の主面Ｓ１と対向する第２の主面Ｓ２を、半導体ウェハ１０の外周縁部を残して、所望の厚さとなるまで、薄肉化する。そして、薄肉化された半導体ウェハ１０の前記第２の主面Ｓ２に、金属層６を形成し、こののち、金属層６上に絶縁被膜７を形成し、最後に、半導体ウェハ１０の素子領域３毎にダイシングラインＤ．Ｌ．に沿って分割することで、分断された個々の半導体装置を得るものである。 （もっと読む）

【課題】縦型のフィールドプレート構造を有する絶縁ゲート電界効果トランジスタにおいて、寄生バイポーラトランジスタによるアバランシェ電流の集中を緩和する。
【解決手段】本実施形態の半導体装置は、素子部とダイオード部を有する。素子部は、ドレイン層と、ドレイン層の上に設けられたドリフト層と、ドリフト層の上に設けられたベース領域と、ベース領域の表面に選択的に設けられた第１導電形のソース領域と、ソース領域の表面からベース領域を貫通して、ドリフト層に接する複数の第１トレンチ内に設けられた第１ゲート電極と、この下に設けられたフィールドプレート電極と、を有する。ダイオード部は、ドレイン層とドリフト層とにおいて素子部と共有し、ベース領域の表面を貫通して、ドリフト層に接する複数の第２トレンチを有する。このダイオード部の第２トレンチ間の距離が素子部の第１トレンチ間の距離と比較して大きくなるように形成されている。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】表示装置に含まれるＴＦＴのゲート電極と、ソース電極及びドレイン電極との間の絶縁耐圧が低くなる場合がある。
【解決手段】表示装置であって、基板上に形成されるゲート電極と、前記ゲート電極上に、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたソース配線と、前記半導体層上に形成されたドレイン配線と、を有し、前記半導体層は、前記ゲート電極の上方に形成されたチャネル層と、前記チャネル層の両側に、それぞれ前記ソース配線またはドレイン配線を介して分離して形成されたエッチング防止層と、を有する、ことを特徴とする。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】良好なノーマリ・オフ動作を可能とすることに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のＨＥＭＴを得る。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成された電極用リセス２Ｄを、少なくとも電極用リセス２Ｄの底面で化合物半導体積層構造２と直接的に接するように電極材料で埋め込み、化合物半導体積層構造２とショットキー接触するフィールドプレート電極８を形成する。 （もっと読む）

【課題】ゲート電極同士の間の突合わせ部を挟むように形成されたコンタクトプラグ同士が、当該突合わせ部の絶縁膜内に形成されたボイドを介してショートすることを防ぐ。
【解決手段】ゲート電極Ｇ２およびＧ５間の突合わせ部において対向するサイドウォールＳＷ上には、ライナー絶縁膜６と層間絶縁膜７が形成されている。サイドウォールＳＷ同士の間において、サイドウォールＳＷの側壁にそれぞれ形成されたライナー絶縁膜６を接触させてサイドウォールＳＷ間を閉塞させることにより、層間絶縁膜７とライナー絶縁膜６の内部にボイドが発生することを防ぐ。 （もっと読む）

【課題】 ＭＯＳＦＥＴのゲート電極を基板の周囲において引き出すゲート引き出し配線の引き出し部は、素子領域内と同等の効率で機能するＭＯＳＦＥＴのトランジスタセルＣを配置することができない非動作領域となる。つまり、ゲート引き出し配線を、例えばチップの４辺に沿って配置すると、非動作領域が増加し、素子領域の面積拡大や、チップ面積の縮小に限界があった。
【解決手段】 ゲート引き出し配線と、ゲート引き出し配線と保護ダイオードとを接続する導電体とを、チップの同一辺に沿って曲折しない一直線状に配置する。又これらの上に重畳して延在し、これらと保護ダイオードを接続する第１ゲート電極層の曲折部を１以下とする。更に保護ダイオードを導電体またはゲート引き出し配線と隣接して配置し、保護ダイオードの一部をゲートパッド部に近接して配置する。 （もっと読む）