【課題】ゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の設計ルールを変更することなく、ゲート配線とコンタクトとの接触面積を確保することが容易で且つゲート配線の配線抵抗が小さい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０に形成された素子分離領域１２及び素子分離領域１２に囲まれた活性領域１１と、素子分離領域１２及び活性領域１１の上に形成され、フルシリサイド化されたゲート配線１９と、ゲート配線１９の側面を連続的に覆う絶縁性のサイドウォール２１とを備えている。ゲート配線１９の少なくとも一部分は、サイドウォール２１から突出して形成されている。 （もっと読む）

【課題】
接合リーク電流の発生が軽減されたエレベーテッド・ソース／ドレイン構造を有する半導体装置の製造方法を提供することができる。
【解決手段】
本発明に係る半導体装置の製造方法は、半導体基板１０２表面の所定の位置に溝部１０５を形成する工程と、溝部１０５を埋設するとともに、半導体基板１０２表面から突出した形状を有する素子分離膜１０６を形成する工程と、半導体基板１０２および素子分離膜１０６を覆うように膜１０８を形成する工程と、膜１０８を選択的に除去して、半導体基板１０２上に露出する素子分離膜１０６の側壁１０６ａに保護膜１１０を形成する工程と、半導体基板１０２上にゲート電極部１２３を作製する工程と、保護膜１１０とゲート電極部１２３との間の半導体基板１０２の表面にエピタキシャル層１２４を形成する工程と、エピタキシャル層１２４の少なくとも一部にシリサイド層１３０を形成する工程と、を含む。 （もっと読む）

【課題】ロールオフ特性の改善および接合リークの抑制を図った半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、半導体基板１に形成され、活性領域を区画する素子分離絶縁膜１０と、活性領域における半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側における半導体基板１上に積層された２つのエクステンション層５と、ゲート電極３の側壁およびエクステンション層５の一部を覆うサイドウォール絶縁膜ＳＷと、エクステンション層５上に積層された２つのソース・ドレイン層６と、ソース・ドレイン層６に形成されたシリサイド層７と、素子分離絶縁膜２の端部に生じた窪み部１０ａを埋めるように形成された埋め込み絶縁膜８ｂとを有する。 （もっと読む）

【課題】ゲート金属層の側壁エッジ酸化を防止する半導体構造の形成方法を提供する。
【解決手段】ゲート電極は、ドープトシリコン層１０８と該ドープトシリコン層上の金属層１１２とからなり、側壁エッジに沿って第２シリコン層１２０を形成する過程であって、前記第２シリコン層１２０は、前記側壁エッジのドープトシリコン層領域１０８及び金属層領域１１２に沿っており且つ前記ドープトシリコン層より不純物が低濃度にドープされ、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第２シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層のドープトシリコンに対して、前記第２シリコン層のシリコンを選択的に除去する過程と、前記第２のシリコン層のシリコンを選択的に除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする。 （もっと読む）

【課題】アクティブマトリクス基板を製造する際に必要なフォトマスクの枚数を従来よりも減らすと共に、低消費電力駆動を実現する。
【解決手段】まず、第１のフォトマスクを用いて、ゲート線１、ゲート電極１ａ及びソース線下層部３ａを形成する。次いで、第２のフォトマスク１１を用いてレジスト層１２を形成する。続いて、レジスト層１２の第１開口部１２ａを介してｎ⁺アモルファスシリコン膜、真性アモルファスシリコン膜及びゲート絶縁膜４をエッチングする。その後、レジスト層１２の第２開口部１２ｂを介してｎ⁺アモルファスシリコン膜をエッチングして、ソース領域５ｂ及びドレイン領域５ｃをパターニングして半導体層５を形成する。さらに、第３のフォトマスクを用いて、コンタクトホール６ａ、６ｂ及び６ｃを形成する。最後に、第４のフォトマスクを用いて画素電極８ａ及びソース線３を形成する。 （もっと読む）

【課題】カーボンナノチューブを形成するための触媒粒子を含有する薄膜層を容易かつ確実に溝構造底部に形成することができる半導体装置の製造方法を提供する。
【解決手段】シートフィルムＦに感光性樹脂薄膜層１を塗布形成し、さらにその上層にカーボンナノチューブ形成のための触媒となる金属または金属化合物の粒子を含有するゲル状またはペースト状の触媒薄膜層２を塗布形成する。一方、半導体ウェハＷのパターン形成面には下層配線層３および層間絶縁層４が形成されており、層間絶縁層４にはパターン化された溝部５が形成されている。これらのシートフィルムＦと半導体ウェハＷと押し付けて密着させることにより、感光性樹脂薄膜層１および触媒薄膜層２を半導体ウェハＷに転写し、溝部５に感光性樹脂薄膜層１および触媒薄膜層２を充填する。その後、感光性樹脂薄膜層１と層間絶縁層４上面の触媒薄膜層２とを除去する。 （もっと読む）

【課題】 リーク電流が十分に抑制可能な高誘電率絶縁膜２０を有する半導体装置の製造方法を提供する。
【解決手段】 半導体領域１９の上に高誘電率絶縁膜２０をアトミックレイヤーデポジション法により成膜し、高誘電率絶縁膜２０の上にアルミナ膜２１をアトミックレイヤーデポジション法により成膜し、アルミナ膜２１をアニールし、アルミナ膜２１の上に導電層２２を還元雰囲気下で成膜する。 （もっと読む）

【課題】High-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置を実現する。
【解決手段】Ｐチャネル型電界効果トランジスタ４において、High-k絶縁膜たる金属酸化物（好ましくは、ハフニウム酸化物（ＨｆＯ₂やＨｆＳｉＯＮ、ＨｆＳｉＯ₄など）またはジルコニウム酸化物（ＺｒＯ₂やＺｒＳｉＯＮ、ＺｒＳｉＯ₄など））を有するゲート絶縁膜６ｂと、ポリシリコンゲート電極７との間に窒化チタン（ＴｉＮ）膜８を形成する。窒化チタン膜は、金属酸化物を有するゲート絶縁膜に接して形成されてもフェルミレベルピニングが起きない。また、ポリシリコンゲート電極の下部が窒化チタン膜との金属膜となっているので、ゲートの空乏化が抑止でき、電流駆動能力向上も図れる。 （もっと読む）

【課題】 トレンチゲート構造の半導体装置において、トレンチ上方コーナ部に結晶欠陥が生じることを抑制する。また、半導体装置の小型化が可能となる構造の半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極７の形状を、その断面がＴ字となるように、トレンチ５の内部から半導体基板４の表面に至って形成された形状とし、ソースとなるＮ^＋型領域１５をトレンチ５から離れた位置であって、ゲート電極７における半導体基板４の表面上に位置する部分７ａの下に配置した構造とした場合、ゲート電極７の上方部７ａのトレンチ側壁５ａに対するオーバラップ量を０．３μｍ以上とする。また、ゲート電極７とゲート配線１０とを電気的に接続させるためのコンタクトホール１８を、層間絶縁膜８のうち、トランジスタ領域内におけるトレンチ５の上方の位置に形成する。 （もっと読む）

【課題】相補型ＭＯＳ（ＣＭＯＳ）装置とその製造方法を提供する。
【解決手段】本発明は、ＣＭＯＳ装置とその製造方法を提供し、ＰＭＯＳトランジスタは、圧縮歪みＳｉＧｅチャンネルを有し、ＮＭＯＳトランジスタは、キャップ層により生成される局部引っ張り歪みＳｉチャンネルを有する。前者により、歪みＳｉチャンネルのホール移動度増加不足の問題を克服し、歪みＳｉＧｅチャンネル、歪みＳｉチャンネルが、それぞれ、価電子帯、伝導帯において生じるバンドオフセットにより、等価バンドギャップを小さくし、高誘電率のゲート誘電層、および、単一の仕事関数を有する金属ゲートに適用し、整合しにくい二重金属のゲート問題を回避し、高移動度増加の歪みチャンネルＭＯＳトランジスタが形成される。 （もっと読む）

【課題】絶縁膜との密着度が高いフィールドプレート部を有するフィールドプレート構造に形成されて一層高耐圧化された電極を備えること。
【解決手段】ＨＥＭＴ１００は、基板１上に、バッファ層２と、電子走行層３と、中間層６と、電子供給層４とを、この順に積層して形成された化合物半導体層を有し、電子供給層４上には、ソース電極７Ｓ、ゲート電極７Ｇおよびドレイン電極７Ｄと、これら複数電極間に挟み込まれた絶縁膜８と、を備える。ゲート電極７Ｇは、電子供給層４とショットキー接合したショットキー電極層７Ｇａと、このショットキー電極層７Ｇａ上に積層され、ドレイン電極７Ｄに臨んで絶縁膜８上に張り出すとともに絶縁膜８上に密着する張出部としてのフィールドプレート部７ＦＰを有したフィールドプレート電極層７Ｇｂと、を用いてフィールドプレート構造に形成されている。 （もっと読む）

炭化ケイ素半導体デバイスを形成するいくつかの方法が開示される。これらの方法は、第１の厚さを有する炭化ケイ素基板の第１の表面に半導体デバイスを形成するステップと、炭化ケイ素基板の第１の表面にキャリア基板を取り付けるステップとを含む。キャリア基板は、炭化ケイ素基板に機械的支持を提供する。これらの方法はさらに、炭化ケイ素基板を、第１の厚さ未満の厚さまで薄くするステップ、炭化ケイ素基板の第１の表面とは反対側の薄くされた炭化ケイ素基板の表面に金属層を形成するステップ、および炭化ケイ素基板の第１の表面とは反対側の薄くされた炭化ケイ素基板の表面にオーミックコンタクトを形成するために、金属層を局所的にアニールするステップを含む。炭化ケイ素基板は、個片化された半導体デバイスを提供するために、個片化される。
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【課題】本発明は、Ｆｉｎ型ＭＩＳＦＥＴにおいて、Ｆｉｎの下部で生じるパンチスルーを抑制できるようにする。
【解決手段】たとえば、Ｓｉ基板１１の表面上には、素子領域となるＦｉｎ１２が設けられている。Ｆｉｎ１２には、ソース・ドレイン拡散層２３ａ，２３ｂが形成されている。ソース・ドレイン拡散層２３ａ，２３ｂの相互間には、チャネル部が形成されている。このチャネル部に対応する、上記Ｆｉｎ１２の一部を覆うようにしてゲート電極部２１が設けられている。ゲート電極部２１は、第１の仕事関数を有する第１のゲート電極２１ａ上に、第１のゲート電極２１ａとは異なる、第２の仕事関数を有する第２のゲート電極２１ｂを積層してなる構成とされている。 （もっと読む）

【課題】成膜不良の発生を防止することができる基板処理装置を提供する。
【解決手段】ＣＶＤ処理装置のＰＭはチャンバを備え、該チャンバは容器、該容器内に配置されたＥＳＣ３３、及び容器内に配置されたウエハリフト装置８０を有し、ウエハリフト装置８０は、容器内においてＥＳＣ３３を囲うように配置されている円環状のピンホルダ８１と、ピンホルダ８１に接続される３つのリフトアーム８３と、各リフトアーム８３に遊嵌結合されて担持される３つのリフトピン４２とを有し、各リフトピン４２は、ピンホルダ８１の昇降に連動して昇降する。 （もっと読む）

【課題】 ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御するこを可能にする。
【解決手段】 半導体基板２と、半導体基板上に設けられたゲート絶縁膜４と、ゲート絶縁膜上に設けられたゲート電極８と、ゲート電極の両側の半導体基板に設けられたソース・ドレイン領域１２、１４と、ゲート電極とゲート絶縁膜との界面に、ゲート電極およびゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層５と、を備えている。 （もっと読む）

【課題】原子層蒸着法を利用したステップカバレージが優秀で、所望する抵抗及び伝導度を容易に決定することができ、酸素の拡散を防止できる金属層形成方法、および前記金属層形成方法によって形成された金属層を障壁金属層、キャパシタの下部電極または上部電極として備えた半導体素子を提供する。
【解決手段】反応性金属Ａ、窒素Ｎ、反応性金属と窒素との非晶質結合用元素Ｂの各ソースガスを、原子層蒸着法によって交互にチャンバー内に注入して各原子層を交互に積層させる金属層形成方法、およびこの方法によって形成された金属層を半導体素子の障壁金属層、下部電極または上部電極として備えてなる半導体素子。 （もっと読む）

【課題】 金属ゲート電極形成時のゲート絶縁膜や半導体基板へのダメージを低減する。
【解決手段】 金属ゲート電極１２，２２を形成する際、第１，第２のＭＯＳＦＥＴ１０，２０を形成する領域に、一方には所定エッチング条件でエッチングレートの低い第１の金属層３１を薄く形成し、他方にはその所定エッチング条件でエッチングレートの高い第２の金属層３２を厚く形成して、第１，第２の金属層３１，３２を同時にエッチングする。それにより、それらのエッチングレート差が厚さの違いで相殺され、第１，第２の金属層３１，３２のエッチングを同時あるいはほぼ同時に終了させることが可能になる。それにより、ゲート絶縁膜１１，２１やＳｉ基板２へのエッチングダメージを最小限に抑えることが可能になる。 （もっと読む）

【課題】 サイドウォール幅の減少を抑制し、ゲート電極が微細化された場合であっても接合リーク電流に起因する製造歩留まりの低下を回避することができる半導体装置の製造方法を提供する。
【解決手段】 ゲート電極３上にスペーサパターン１３を形成し、サイドウォール６形成後にスペーサパターン１３を除去する。当該手法により、ゲート電極３の高さより高い、もしくは同等の高さのサイドウォール６を形成した後、コンタクトホール２１を形成する。これにより、ストッパ膜７を異方性エッチングする際にサイドウォール６の幅が減少することを抑制し、エクステンション領域が露出することにより生じる接合リーク電流に起因する半導体装置の歩留まり低下を抑制することができる。 （もっと読む）

【課題】 本発明は、簡易な製造工程で高精細なパターン状に導電性パターン等を効率よく形成可能なパターン形成体の製造方法、およびその方法により形成されたパターン形成体を用いた配線基板の製造方法や有機薄膜トランジスタの製造方法等を提供することを主目的としている。
【解決手段】 上記目的を達成するために、本発明は、光触媒を含有する光触媒含有層および基体を有する光触媒含有層側基板の光触媒含有層と、撥水性を有する樹脂製基材とを対向させて配置し、パターン状にエネルギーを照射することにより、前記樹脂製基材上に水との接触角が低下した濡れ性変化パターンをパターン状に形成するエネルギー照射工程を有することを特徴とするパターン形成体の製造方法を提供する。 （もっと読む）

【課題】集積化ＭＯＳキャパシタの製造工数の削減を図る。
【解決手段】ＭＯＳトランジスタおよびＭＯＳキャパシタを集積化する半導体装置の製法において、（Ａ）トランジスタ形成領域１００Ｐ内に第１導電型の不純物でチャネルドープを行い、同時に、キャパシタ形成領域２００Ｃ内に第１導電型の第１不純物層３８を形成する工程と、（Ｂ）トランジスタ形成領域１００Ｐにゲート絶縁層７０を形成し、キャパシタ形成領域２００Ｃの第１不純物層３８の上方に誘電体層３０を形成する工程（Ｃ）ゲート絶縁層７０の上方にゲート電極７２を形成する工程、（Ｄ）誘電体層３０の上方に導電層３２を形成する工程、（Ｅ）トランジスタ形成領域１００Ｐに第２導電型のソース７４およびドレイン７６を形成する工程と、（Ｆ）キャパシタ形成領域２００Ｃの導電層３２の側方の半導体層１０内に、第１導電型の第２不純物層３４および第３不純物層３６を形成する工程を含む。 （もっと読む）