半導体構造の形成方法
【課題】ゲート金属層の側壁エッジ酸化を防止する半導体構造の形成方法を提供する。
【解決手段】ゲート電極は、ドープトシリコン層108と該ドープトシリコン層上の金属層112とからなり、側壁エッジに沿って第2シリコン層120を形成する過程であって、前記第2シリコン層120は、前記側壁エッジのドープトシリコン層領域108及び金属層領域112に沿っており且つ前記ドープトシリコン層より不純物が低濃度にドープされ、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層のドープトシリコンに対して、前記第2シリコン層のシリコンを選択的に除去する過程と、前記第2のシリコン層のシリコンを選択的に除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする。
【解決手段】ゲート電極は、ドープトシリコン層108と該ドープトシリコン層上の金属層112とからなり、側壁エッジに沿って第2シリコン層120を形成する過程であって、前記第2シリコン層120は、前記側壁エッジのドープトシリコン層領域108及び金属層領域112に沿っており且つ前記ドープトシリコン層より不純物が低濃度にドープされ、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層のドープトシリコンに対して、前記第2シリコン層のシリコンを選択的に除去する過程と、前記第2のシリコン層のシリコンを選択的に除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電界効果トランジスタのトランジスタゲート及びフラッシュメモリデバイスの形成方法を含む、半導体構造の形成方法に関する。
【背景技術】
【0002】
半導体装置の形成における継続的な目標は、半導体の所定領域に回路をいかに高密度で形成するかである。そのような目標は、半導体回路素子の寸法をより縮小することによって達成される。例えば、1970年代の初期においては、ダイナミックランダムアクセスメモリ(DRAM)デバイス内の電界効果トランジスタゲートの典型的なゲート長は、5〜6マイクロメータであり、ポリシリコンがゲートの唯一の導電性材料として用いられていた。1980年代後期のDRAM世代の進歩により、ゲート長は約1マイクロメータまで縮小した。しかしながら、導電性ドープトポリシリコンがゲートラインの唯一の導電性要素として用いられた場合、ワードラインの抵抗が高すぎることが分かった。そのために、シリサイド(例えば、タングステンシリサイド、モリブデンシリサイド又はチタンシリサイド)がポリシリコンの上に堆積された。用語“ポリサイド”は、その上にシリサイドを有する導電性ドープトポリシリコンからなるゲート材料の積み重ねを表わすものとして新たに用いられた語である。
【0003】
1990年代の技術進歩により、ゲート長は0.2マイクロメータ以下にまで縮小された。ポリサイド材料の抵抗がそのようなゲートには高すぎることが分かった。したがって、その後、ポリサイド構造のシリサイドに代わる金属を提供することが開発された。その目的で用いられる典型的な金属は、タングステン、モリブデンおよびチタンである。そのようなゲートは、現在の技術における新しい構造と言える。
【0004】
図1は、そのようなゲート構造を具えた電界効果トランジスタ12を有する半導体ウェーハ片10を示す。より具体的には、ウェーハ片10は、その上にゲート構造体16が形成された基板14を有する。ゲート構造体16は、ゲート酸化層20(典型的には二酸化シリコンからなる)、導電性ドープト半導体材料層22(シリコンとゲルマニウムで構成でき、典型的には導電性ドープトポリシリコンである)、導電性拡散バリア層24(典型的には、例えばWNx,TiN等の窒化金属)、金属層26(例えば、タングステン,モリブデン,チタン等で構成できる)、絶縁キャップ28(例えば、窒化シリコン,二酸化シリコン等で構成できる)から成る。
【0005】
半導体基板14は、例えば、導電性ドープト単結晶シリコンとすることができる。特許請求の範囲の理解を助ける意味で、明細書中の、用語“半導体基板”又は“半導電性基板”は、半導電性材料からなる如何なる構造体を意味するものであり、それには、勿論これらに限定されるものではないが、半導電性ウェーハ(単体又はその上の他の材料を含む組合体の何れであっても良い)などのバルク半導電性材料、及び半導電性材料層(単体又は他の材料との組合体の何れであっても良い)を含むものである。用語“基板”は、上で説明した半導電性基板に限定される訳ではないが、これを含む如何なる支持構造体をも意味するものである。
【0006】
ゲート構造体16は対向する側壁30を有し、また、絶縁スペーサ32がその対向する側壁に沿って設けられている。絶縁スペーサ32は、例えば、窒化シリコンで形成することができる。
【0007】
ソース/ドレイン領域18はゲート構造体16に隣接して形成され、ゲート構造体16の下側にはチャンネル領域19が画定される。スペーサ32は、ソース/ドレイン領域18が形成される間は、側壁エッジ30からの導電性増強不純物の注入を阻止するのに用いることができ、それにより、側壁30に対して、高不純物濃度ソース/ドレイン領域18の位置を制御することができる。低不純物濃度拡散領域が側壁32の下側、即ち、高不純物濃度ソース/ドレイン領域18とチャンネル領域19との間に形成され、この領域は、傾斜接合領域33を画定する。低不純物濃度拡散領域は、しばしば、側壁32の形成よりも前の段階で形成される。
【0008】
DRAMデバイスに図1に示す電界効果トランジスタ構造12を用いると、ある問題が発生する。DRAMデバイスは、通常、電源供給電圧を超えたワードライン電圧(所謂、ブーストワードライン電圧)で動作する。したがって、ゲート型DRAM構造に用いられるトランジスタゲートは、他のデバイスよりも大きい電界に晒されることになり、より多くの故障、不良の機会となることがある。また、DRAMのデータ保持時間は、蓄積ノード接合リーク量に依存し、したがって、ゲートとドレイン接合の交わるコーナ部分での電界によって影響される。ゲートとドレイン接合間の電界は、しばしばより多くの接合リーク、即ちゲート誘導ドレイン・リーク(GIDL)を誘発することがある。そのためには、電界、従ってリーク量を減らすために、ゲートとドレインのコーナ部分をより厚いゲート酸化領域とすることが好ましい。
【0009】
トランジスタゲートの完成度を高めるのに用いられる技術の一つは、側壁30の下側に小さい“バーズビーク”構造を形成するために、ゲートに隣接した半導体材料基板の一部を酸化することである。そのような技術が図2に示されており、ここでは、ウェーハ片10が、ゲート構造16の形成の後の、しかしスペーサ32及びソース/ドレイン領域18の形成前のある処理段階として示されている。半導体材料ウェーハ14の上部表面は、ゲート酸化物20と接続する二酸化シリコン層34を形成するために既に酸化処理されている。二酸化シリコン層34は、側壁30の下側に延びるバーズビーク領域36を有する。二酸化シリコン層34はまた、半導体材料層22の側壁エッジに対応する側壁30の一部分に沿って延びている。そのようなエッジ部分は、半導体材料14の上側表面を酸化する間に酸化処理されるからである。
【0010】
図2で示される処理で起こる一つの問題は、半導体材料14が酸化処理される間に、金属層26の側壁エッジが酸化されることである。金属層26の酸化は、酸化金属領域38を形成する。酸化金属領域38の形成に伴う体積膨張は、金属ラインの持ち上げを引き起こし、それは、ゲート構造体16を用いた電界効果トランジスタ構造体の故障を引き起こす結果となる。
【0011】
金属エッジの酸化を防ぐために用いられていた技術には、湿式水素酸化法と、エッジ部分を保護するために窒化シリコン又は二酸化シリコンを用いる方法がある。さらに、半導体材料14の上側表面を酸化するのに先立って、ゲートスタック内の金属材料のエッジ部分を被覆するために、酸窒化シリコンが用いられていた。
【0012】
上述した問題は、電界効果トランジスタの技術に限られたものではない。そのような問題は、例えば、フラッシュメモリデバイスに用いられるゲートスタック等の他のメモリデバイスで用いられるスタック内でも起こり得ることである。図3は、半導体材料基板52と、その上に形成されたフラッシュメモリデバイスのゲートスタック54とからなる半導体ウェーハ片50を示す。基板52は、p型バックグランド不純物が低濃度にドープされた例えば単結晶シリコンからなる。ゲートスタック54は、ゲート酸化層56(二酸化シリコンからなる)、浮遊ゲート58(半導体材料であり、Si及びGeよりなり、また典型的には導電性ドープトポリシリコンからなる)、中間絶縁層60(二酸化シリコンからなる)、導電性ドープト半導体材料層62(導電性ドープトポリシリコンからなる)、バリア層64(金属窒化物からなる)、金属層66(タングステン、チタン、モリブデンからなる)、絶縁キャップ68(二酸化シリコンからなる)で構成される。図3にはまた、基板52上の酸化層69と、酸化層69の下側でゲートスタック54に隣接して注入された低不純物濃度拡散(LDD)領域71が示されている。このLDD領域71は、基板52内に、n型導電性増強不純物(例えば、リン又は砒素)を注入することによって形成することができる。
【0013】
層60,62,64,66,68は、ゲート構造体16に用いられているスタックと全く同一のスタックからなるこことに注目して欲しい。したがって、半導体材料基板52の酸化により、半導体材料14の酸化に関連して先に説明したのと同じ問題が生じ得る。具体的には、半導体材料52の酸化は、スタック54を採用した回路装置の故障を引き起こし得る、金属層66の側壁エッジ部分の酸化を伴うものである。
【0014】
上で説明した図1−3は、導電性及び絶縁性材料からなる上述したスタックの側断面図である。そのような断面図は、スタック内のいろいろな層を表すのに用いられる。図1−3のスタックは、パターンニングされたワードラインの一部としてのスタックの説明に用いることができる。そのような他の説明では、スタックは、それぞれの半導体材料基板を横切って延在するラインの一部と言える(即ち、スタックはライン形状にパターン化することができる)。ソース/ドレイン領域は、そのラインに沿っていろいろな間隔でもって設けられる。したがって、ラインは、ソース/ドレイン領域対のそれぞれの間でゲート構造として機能するトランジスタゲート領域を有することになる。
【発明の開示】
【発明が解決しようとする課題】
【0015】
本発明の解決しようとする課題は、金属層の側壁エッジの酸化を防止すること、ゲートスタックとワードラインを形成する他の方法を開発することである。
【課題を解決するための手段】
【0016】
本発明の一態様は、半導体構造を形成する方法に関する。該方法は、基板上にパターン化されたラインを形成する過程であって、前記パターン化ラインは、ドープトシリコン層と該ドープトシリコン層上の金属層とからなり、前記ラインは、前記ドープトシリコン層と金属層の領域を有する少なくとも一つの側壁エッジを有する過程と、前記少なくとも一つの側壁エッジに沿って第2シリコン層を形成する過程であって、前記第2シリコン層は、前記側壁エッジのドープトシリコン層領域及び金属層領域に沿っており且つ前記ドープトシリコン層より不純物が低濃度にドープされている過程と、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層のドープトシリコンに対して、前記第2シリコン層のシリコンを選択的に除去する過程と、前記第2のシリコン層のシリコンを選択的に除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする。
【0017】
他の態様は、半導体構造を形成する方法として、二酸化シリコンの層を有する半導体基板を提供する過程と、前記二酸化シリコンの層の上にパターン化されたラインを形成する過程であって、前記パターン化ラインは、ドープトシリコン層と該ドープトシリコン層上の金属層とからなり、前記ラインは、前記ドープトシリコン層と金属層の領域を有する一対の対向する側壁エッジを有する過程と、前記対向する側壁エッジに沿って、且つ前記ライン上に第2シリコン層を形成する過程であって、前記第2シリコン層は、前記側壁エッジのドープトシリコン層領域及び金属層領域に沿っている過程と、前記ライン上から前記第2シリコン層を除去し、且つ前記側壁エッジに沿って前記第2シリコン層の一部分を残すように、前記第2シリコン層を異方性エッチングする過程と、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層、金属層、シリサイドを残すために、前記第2シリコン層を除去する過程、前記第二シリコン層を除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする。
【発明の効果】
【0018】
金属層の領域上にシリサイド構造を形成することによって、隣接する基板を酸化処理する間、金属層を保護することができた。
【発明を実施するための最良の形態】
【0019】
本発明の好適実施例を添付の図面を参照して説明する。具体的には、本発明は、金属層の領域上にシリサイド構造を形成することによって、隣接する基板を酸化処理する間、金属層を保護するための方法に関する。シリサイドは、金属層の領域を酸化処理環境に晒されることから保護する。
【0020】
本発明の第1実施例を添付図面の図4−6を参照しながら説明する。最初に図4を参照すると、そこには、その上にゲートスタック104が形成された半導体材料基板102を有する半導体ウェーハ片100が示されている。半導体材料基板102は、例えば、p型バックグランド不純物が低濃度にドープされた単結晶シリコンで構成することができる。ゲートスタック104は、ゲート絶縁層106(例えば、二酸化シリコンからなる)、半導体材料層108(シリコン及びゲルマニウムからなり、典型的には導電性ドープトポリシリコンからなる)、バリア層110(例えば、窒化チタン、窒化タングステン等の窒化金属からなる)、金属層112(好ましくは金属元素のまま、例えば、タングステン、チタン、コバルト、モリブデン等からなる)、及び絶縁キャップ114(例えば、窒化シリコン及び/又は二酸化シリコンからなる)から構成される。
【0021】
本明細書及び特許請求の範囲の理解の目的で、“シリコン層”として記載されている層は、シリコンからなり、また基本的にはシリコンのみからなっていても良く、しかし、そのような層が基本的にはシリコンのみからなっているとの特別な言及がない限り、必ずしも基本的にはシリコンのみからなっていないと理解すべきである。したがって、“シリコン層”は、例えば、シリコンとゲルマニウムとからなることもできる。さらに、“金属層”は、金属からなり、また基本的には金属のみからなっていても良く、しかし、そのような層が基本的には金属のみからなっているとの特別な言及がない限り、必ずしも基本的には金属のみからなっていないと理解すべきである。
【0022】
ゲートスタック104は側壁116を有し、そのような側壁は、層106,108,110,112,114の各一部分からなる。本発明の具体例では、層108は第1の層と、また層112は第2の層と言うことができる。層112に対応する側壁116の一部分は第2層画定部分、層108に対応する側壁116の一部分は第1層画定部分と言うことができる。
【0023】
基板102は上側表面118を有し、その一部はゲートスタック104によって覆われており、またその他の一部はゲートスタック104を超えて延在している。エッチストップ層117が基板102の上側表面118上に形成される。そのようなエッチストップ層は、例えば酸化シリコン又は窒化シリコンからなる。シリコン層120は、基板102の上側表面118の上(より具体的には、エッチストップ層117の上)、ゲートスタック104の側壁116に沿って、及びゲートスタック104の上側表面上に形成される。層120は、例えば、非結晶又は多結晶状態のシリコンからなり、典型的には、その厚さが約100オングストロームから約200オングストロームに形成される。シリコン層120は、その層が側壁上及びゲートスタック104上に整合して横たわるように、化学気相堆積によって形成することができる。一般的には、層120が非結晶シリコンからなるか多結晶シリコンからなるかの違いは、堆積温度によって決まり、非結晶シリコンの場合にはその温度が約500℃から約550℃で堆積され、多結晶シリコンの場合にはその温度が約580℃から625℃で堆積される。
【0024】
本発明の特別な実施例では、シリコン層120は、シリコン含有層108とは異なった組成からなる。組成におけるそのような違いは、例えば、シリコン層108に対するシリコン層120内の不純物濃度の違いに相当する。例えば、層108は、層108を電気的に導電性とするために、少なくとも1×1018atom/cm3の導電性増強不純物濃度を有する。したがって、層120には、この層120と層180との間に差を設けるために、1×1018atom/cm3よりも低い導電性増強不純物濃度を提供することができる。そのような差は、後の過程において、層120を層108に対して選択的に除去するのに利用することができる。具体的実施例では、層120は、導電性増強不純物が殆どドープされないように提供することができる。ここで、用語“殆どドープされない”とは、不純物濃度が1×1015atoms/cm3と同等又はそれ以下を意味するものと理解すべきである。“殆どドープされていない”シリコン層と“ドープされていない”シリコン層との違いは、後者が不純物濃度が約0であるのに対して、前者の殆どドープされていない”の不純物濃度が0から高くても約1015atoms/cm3までであることである。
【0025】
ある態様では、層120は、シリコン層108によって画定される側壁116の一部分と、金属層112によって画定される一部分の双方に沿って延在する第3の層と呼ぶことができる。パターン化されたラインは、第1の層と第2の層とを有するように形成される。第1の層はシリコンからなり、第2の層は金属からなる。ラインは、第1層画定部分と第2層画定部分とを有する少なくとも一つの側壁エッジを有する。第3の層が、少なくとも一つの側壁エッジに沿って形成される。第3の層はシリコンからなり、側壁エッジの第1層画定部分と側壁エッジの第2層画定部分に沿っている。第3の層のシリコンは、側壁エッジの第2層画定部分に沿ったシリサイドを形成するために、第2の層の金属と反応させられる。第3の層のシリコンは、第1の層のシリコンと、第2の層の金属と、シリサイドを残して除去される。
【0026】
図5は、シリサイド領域122を形成するために、層120のシリコンを層112の金属と反応させる環境に晒された後のウェーハ片100を示す。典型的な反応条件は、ウェーハ片100を、不活性ガス環境で、900℃で約20分間アニール処理することである。これに代わる反応条件は、10秒間950℃まで急速温度処理(RTP)することである。この第2の反応条件は、シリコン層120と108との間で不純物の再拡散を防ぐ意味で好ましいと言える。
【0027】
図6を参照すると、層120(図5参照)は、側壁116に沿ったシリサイド領域122を残して、既に除去されている。層120の除去は、例えば、時限エッチング、より具体的な例としては、時限反応性イオンエッチング、ウェットエッチング、高密度プラズマエッチング等により行うことができる。エッチングは、シリコン層108の側壁の内側に簡単に認知できる程に(ここで“簡単に認知できるエッチング”とは側壁内に5オングストロームより多く進行するようなエッチングを意味する)エッチングが進行しないことが好ましく、また、エッチングは、基板102の上側表面118にまで進まず、エッチストップ層117の上でその進行が停止することが好ましい。シリコン層120(図5参照)がシリコン層108とは異なった組成によりなっている実施例では、特別なエッチング技術を用いることができる。そのような実施例では、層120のシリコンを層108のシリコンに対して選択的に除去するのに、そのような組成の違いを有利に用いてエッチングを行うことができる。例えば、もし層120のシリコンが層108のシリコンよりも不純物濃度が低ければ、そのような不純物濃度が低いシリコンは、水酸化テトラメチルアンモニウム(TMAH)エッチング溶液を用いて選択的に除去することができる。
【0028】
図7は、酸化環境に晒した後のウェーハ片110を示す。エッチストップ層117は、基板を酸化環境に晒す前に基板102上から剥離することができ、またはそのまま残っていても良い。もしそれが二酸化シリコンを有する場合には、酸化環境に下部基板を晒すまで、延ばすことができる。酸化環境は、基板102の上側表面118からシリコンを二酸化シリコンの層130に取り込み、また、層108の側壁からシリコンを二酸化シリコンに取り込む。さらに、酸化により、ゲートスタック104の側壁エッジの下に小さなバーズビーク132を形成する。しかしながら、従来技術(図2は例示的従来技術処理方法での結果を示す)とは対照的に、酸化が、金属層112の側壁を酸化していない。むしろ、シリサイド領域112が、酸化処理の間、金属層112の側壁を保護していたことになる。
【0029】
図8−10は、層120(図5参照)のシリコンが、層108のシリコン108に対して選択的に除去可能な状態に変換される本発明の他の実施例を示す。先ず図8を参照すると、この図は、図5に示す処理過程の後の処理過程におけるウェーハ片100を示す。具体的には、図5のシリコン層120は、酸化環境に晒されることにより、層が二酸化シリコン層140に変換されている。これに続く処理過程、例えば、希釈HF溶液内での酸化層140のウェットエッチングにより、図6の構造を形成するために、非酸化シリコン層108に対して、酸化層140を選択的に除去することができる(この場合、側壁エッジ116内へのある程度のエッチング進行は起こり得るかも知れない)。
【0030】
図9は、二酸化シリコン層140の上に第2絶縁層143が形成された後のウェーハ片100を示す(第2絶縁層は、例えば、酸化シリコン又は窒化シリコンで構成することができる)。二酸化シリコン層140と第2絶縁層143は共に、絶縁スペーサ142を形成するために、異方性エッチング処理されている。二酸化シリコンを異方性エッチングする典型的な条件は、二酸化シリコンを、磁気ループ放電プラズマ内でエッチングすること、または、反応性イオンエッチングにおいて、フッ素含有プラズマを利用することである。材料142と材料143の異方性エッチングの後に、基板102上に層117が残留して示されていることが分かる。層117が窒化シリコンからなり、且つ材料142,143が共に二酸化シリコンからなる実施例においては、層117は、層142と層143を異方性エッチングしている間、基板102を保護するためのエッチストップ層として機能する。これに代わり、もし層117が二酸化シリコンからなり、且つ材料142と143も二酸化シリコンからなる場合には、層117は、材料142と143を時限異方性エッチング処理している間、基板102を保護するための、基板102上のバッファを形成する。
【0031】
図10は、ゲートスタック104に隣接してソース/ドレイン領域146を形成するために、ウェーハ片100に注入された不純物144を示す。ソース/ドレイン領域146は、スペーサ142を用いて位置整合がなされる。その後の処理過程(図示せず)において、スペーサ142は除去することができ、基板102は、図7の構造132に相似の小さいバーズビーク構造を形成するために酸化処理することができる。さらに、傾斜接合領域を、スペーサ142が除去された後、ソース/ドレイン領域146に隣接して注入することができる。これに代えて、傾斜接合部(例えば、LDD又は“リンクアップ”領域)を、図4に示す処理に先立つ処理過程において注入することができる。そのような処理過程は、例えば、ゲートスタック104の形成後であって、且つシリコン層120の堆積前に行うことができる。
【0032】
さらに他の本発明の方法を、図11−13を参照しながら説明する。図11を参照すると、ウェーハ片100は、図4の処理過程の後のある処理過程のものとして示されており、より具体的には、シリコン層120(図4参照)の上に材料153が提供され、その材料153とシリコン層120の両方が、異方性エッチング処理された状態で示されている。材料153は、例えば、二酸化シリコン又は窒化シリコンとすることができる。異方性エッチングは、ゲートスタック104上からシリコン層を除去すると共に、側壁エッジ116に沿ってシリコン層の一部分150,152を残す。
【0033】
図12を参照すると、ウェーハ片100は、シリサイド領域154を形成するために、一部分150,152のシリコンを金属層112と反応させる適当な環境に晒した後のものとして示されている。そのような適当な条件は、例えば、図5に関連して前に説明した条件とすることができる。
【0034】
図13を参照すると、異方性にエッチングされた材料153が、不純物156の注入過程の間、一部分150,152と共に、スペーサとして用いられている。注入不純物は、ソース/ドレイン領域158を形成する。傾斜接合領域190(例えば、LDD領域又はハロー領域)も示されており、この領域は、例えば、傾斜角度注入法で形成することができる。ソース/ドレイン領域158及び傾斜接合領域190の形成後、スタック104は、電界効果トランジスタのゲートであって、ソース/ドレイン領域158を互いにゲート状に接続するゲートを持つことになる。スタック104は、その下に、ソース/ドレイン領域158の間に位置するチャンネル領域160を画定する。さらに後の過程(図示せず)で、一部分150と152は除去することができる。そのような更なる処理過程は、図6に関連して上で説明した処理過程と類似したものであり、拡散領域158の形成前又は形成後に行うことができる。
【0035】
本発明の更に他の態様では、スタック104に沿って一部分150と152のみを残すのに、材料153の使用を避けることができる。さらに、図6に示される構造と同じ構造を形成するために、一部分150と152は、ソース/ドレイン領域への注入に先立って除去することができる。そのような構造は、図7に関連して説明した酸化処理によるものとすることができる。それに代えて、そのような酸化処理は、ソース/ドレイン領域158の形成後、一部分150と152の何れかをそのままにした状態で、又は、一部分150と152を除去した後に実行することができる。
【0036】
本発明による他の方法を、図14−17を参照しながら説明する。図14−17を参照するに当たり、図4−13で用いた参照符号と基本的に同じ参照符号を用い、異なる部分には添え字“a”を付して示すこととする。
【0037】
図14は、図4のウェーハ片100に類似した半導体ウェーハ片100aを示す。図14のウェーハ片100aと図4のウェーハ片100の違いは、ウェーハ片100aが、スタック104を超えて外側に延在する部分と、またスタック104の下側の部分とを有した二酸化シリコン層106aを有している点である。これとは対照的に、図4のウェーハ片100は、シリコン層108の側壁、従ってゲートスタック104の側壁116の一部分と共通の広がりを持った側壁を具えるようにパターン化された二酸化シリコン層106を有する。
【0038】
ウェーハ片100aは、図4のウェーハ片100のと同じシリコン層120を有しており、そのようなシリコン層は、図5−13に関連して上で説明したのと同じように処理することができる。ある特定の処理過程を、図15−17を参照しながら説明する。図15を参照すると、シリコン層120(図14参照)が、その層をゲートスタック104の側壁エッジ116に沿って延在する延在部170に変換するための異方性エッチング処理された後のウェーハ片100aが示されている。図示のエッチングは、酸化層106aの所で停止している。そのようなエッチング停止は、層120のエッチングが二酸化シリコン層106aの所で止まるような時限エッチングとするか、又は、二酸化シリコン層106aに対するシリコン材料層のエッチングが選択的となるような条件のエッチング液を用いることによって達成される。本発明の他の実施例(図示せず)では、エッチングが層106aの所では停止せず、むしろ層106aを通り抜けて基板102まで延びるような条件を用いることもできる。そのような条件でのエッチングは、層106aを、ゲートスタック104と延在部170の下にのみある(即ち、延在部170を超えてその外側には延び出ない)絶縁層にパターン化する。
【0039】
図16を参照すると、ウェーハ片100aは、延在部170からのシリコンを層112からの金属と反応させ、シリサイド延在部172を形成するような条件に置かれている。シリコンと金属を反応させるための適当な条件は、図5に関連して前に説明した条件と言える。
【0040】
図17を参照すると、延在部170(図16参照)は、金属部112の側壁を保護するシリサイド領域172を残して、除去されている。図16の処理過程において延在部170によって被覆されていた二酸化シリコン層106aの一部分は、延在部170が除去された後も残存している。延在部170の除去後、ウェーハ片100aは、図7に関連して前に説明したのと同じような酸化環境に晒すこともできる。本発明のこれに代わる実施例では、延在部170は、図13に関連して既に説明したのと同じような処理により、ソース/ドレイン領域を形成するための不純物の注入処理の間、スペーサとして用いることができる。
【0041】
以上説明した通り、本発明は、電界効果トランジスタ構造を形成する方法に関連して説明したが、本発明は、例えばフラッシュメモリ装置等の他のメモリ装置を形成する方法にも適用できるものである。図4−17に関連して説明した、フラッシュメモリ装置を形成するための技術を利用した典型的な方法は、浮遊ゲート構造体(典型的な浮遊ゲート構造は図3に示されている)の上に、図4−17で説明されたゲートスタックを形成することである。ゲートスタックは、図3に関連して説明した絶縁体60等の介在絶縁体によって浮遊ゲートから一般的には勿論分離される。
【図面の簡単な説明】
【0042】
【図1】図1は、従来の電界効果トランジスタ装置を表わした半導体ウェーハ片の概略側断面図である。
【図2】図2は、従来のゲート構造を表わした半導体ウェーハ片の概略側断面図である。
【図3】図3は、フラッシュメモリ装置のための従来のゲート構造を表わした半導体ウェーハ片の概略側断面図である。
【図4】図4は、本発明による方法の前処理過程におけるゲート構造を表わした半導体ウェーハ片の概略側断面図である。
【図5】図5は、図4の処理過程に続くある処理過程における図4の構造を示す、図4のウェーハ片の側断面図である。
【図6】図6は、図5の処理過程に続くある処理過程における図4の構造を示す、図4のウェーハ片の側断面図である。
【図7】図7は、図6の処理過程に続くある処理過程における図4の構造を示す、図4のウェーハ片の側断面図である。
【図8】図8は、本発明による他の方法によって処理され、図4の処理過程の後のある処理過程での図4のウェーハ片の側断面図である。
【図9】図9は、図8の処理過程に続くある処理過程における図4のウェーハ片の側断面図である。
【図10】図10は、図9の処理過程に続くある処理過程における図4のウェーハ片の側断面図である。
【図11】図11は、本発明の更に他の方法による、図4の処理過程の後のある過程での図4のウェーハ片の側断面図である。
【図12】図12は、図11の処理過程に続くある処理過程における図4のウェーハ片の側断面図である。
【図13】図13は、図12の処理過程に続くある処理過程における図4のウェーハ片の側断面図である。
【図14】図14は、本発明の更に他の方法の前処理過程における半導体ウェーハ片の概略側断面図である。
【図15】図15は、図14の処理過程に続くある処理過程における図14のウェーハ片の側断面図である。
【図16】図16は、図15の処理過程に続くある処理過程における図14のウェーハ片の側断面図である。
【図17】図17は、図16の処理過程に続くある処理過程における図14のウェーハ片の側断面図である。
【符号の説明】
【0043】
10,100 半導体ウェーハ片
22,108 半導体材料
26,112 金属層
28,114 絶縁キャップ
116 側壁
120 シリコン層
122 シリサイド領域
130,140 二酸化シリコン層
142 絶縁スペーサ
【技術分野】
【0001】
本発明は、電界効果トランジスタのトランジスタゲート及びフラッシュメモリデバイスの形成方法を含む、半導体構造の形成方法に関する。
【背景技術】
【0002】
半導体装置の形成における継続的な目標は、半導体の所定領域に回路をいかに高密度で形成するかである。そのような目標は、半導体回路素子の寸法をより縮小することによって達成される。例えば、1970年代の初期においては、ダイナミックランダムアクセスメモリ(DRAM)デバイス内の電界効果トランジスタゲートの典型的なゲート長は、5〜6マイクロメータであり、ポリシリコンがゲートの唯一の導電性材料として用いられていた。1980年代後期のDRAM世代の進歩により、ゲート長は約1マイクロメータまで縮小した。しかしながら、導電性ドープトポリシリコンがゲートラインの唯一の導電性要素として用いられた場合、ワードラインの抵抗が高すぎることが分かった。そのために、シリサイド(例えば、タングステンシリサイド、モリブデンシリサイド又はチタンシリサイド)がポリシリコンの上に堆積された。用語“ポリサイド”は、その上にシリサイドを有する導電性ドープトポリシリコンからなるゲート材料の積み重ねを表わすものとして新たに用いられた語である。
【0003】
1990年代の技術進歩により、ゲート長は0.2マイクロメータ以下にまで縮小された。ポリサイド材料の抵抗がそのようなゲートには高すぎることが分かった。したがって、その後、ポリサイド構造のシリサイドに代わる金属を提供することが開発された。その目的で用いられる典型的な金属は、タングステン、モリブデンおよびチタンである。そのようなゲートは、現在の技術における新しい構造と言える。
【0004】
図1は、そのようなゲート構造を具えた電界効果トランジスタ12を有する半導体ウェーハ片10を示す。より具体的には、ウェーハ片10は、その上にゲート構造体16が形成された基板14を有する。ゲート構造体16は、ゲート酸化層20(典型的には二酸化シリコンからなる)、導電性ドープト半導体材料層22(シリコンとゲルマニウムで構成でき、典型的には導電性ドープトポリシリコンである)、導電性拡散バリア層24(典型的には、例えばWNx,TiN等の窒化金属)、金属層26(例えば、タングステン,モリブデン,チタン等で構成できる)、絶縁キャップ28(例えば、窒化シリコン,二酸化シリコン等で構成できる)から成る。
【0005】
半導体基板14は、例えば、導電性ドープト単結晶シリコンとすることができる。特許請求の範囲の理解を助ける意味で、明細書中の、用語“半導体基板”又は“半導電性基板”は、半導電性材料からなる如何なる構造体を意味するものであり、それには、勿論これらに限定されるものではないが、半導電性ウェーハ(単体又はその上の他の材料を含む組合体の何れであっても良い)などのバルク半導電性材料、及び半導電性材料層(単体又は他の材料との組合体の何れであっても良い)を含むものである。用語“基板”は、上で説明した半導電性基板に限定される訳ではないが、これを含む如何なる支持構造体をも意味するものである。
【0006】
ゲート構造体16は対向する側壁30を有し、また、絶縁スペーサ32がその対向する側壁に沿って設けられている。絶縁スペーサ32は、例えば、窒化シリコンで形成することができる。
【0007】
ソース/ドレイン領域18はゲート構造体16に隣接して形成され、ゲート構造体16の下側にはチャンネル領域19が画定される。スペーサ32は、ソース/ドレイン領域18が形成される間は、側壁エッジ30からの導電性増強不純物の注入を阻止するのに用いることができ、それにより、側壁30に対して、高不純物濃度ソース/ドレイン領域18の位置を制御することができる。低不純物濃度拡散領域が側壁32の下側、即ち、高不純物濃度ソース/ドレイン領域18とチャンネル領域19との間に形成され、この領域は、傾斜接合領域33を画定する。低不純物濃度拡散領域は、しばしば、側壁32の形成よりも前の段階で形成される。
【0008】
DRAMデバイスに図1に示す電界効果トランジスタ構造12を用いると、ある問題が発生する。DRAMデバイスは、通常、電源供給電圧を超えたワードライン電圧(所謂、ブーストワードライン電圧)で動作する。したがって、ゲート型DRAM構造に用いられるトランジスタゲートは、他のデバイスよりも大きい電界に晒されることになり、より多くの故障、不良の機会となることがある。また、DRAMのデータ保持時間は、蓄積ノード接合リーク量に依存し、したがって、ゲートとドレイン接合の交わるコーナ部分での電界によって影響される。ゲートとドレイン接合間の電界は、しばしばより多くの接合リーク、即ちゲート誘導ドレイン・リーク(GIDL)を誘発することがある。そのためには、電界、従ってリーク量を減らすために、ゲートとドレインのコーナ部分をより厚いゲート酸化領域とすることが好ましい。
【0009】
トランジスタゲートの完成度を高めるのに用いられる技術の一つは、側壁30の下側に小さい“バーズビーク”構造を形成するために、ゲートに隣接した半導体材料基板の一部を酸化することである。そのような技術が図2に示されており、ここでは、ウェーハ片10が、ゲート構造16の形成の後の、しかしスペーサ32及びソース/ドレイン領域18の形成前のある処理段階として示されている。半導体材料ウェーハ14の上部表面は、ゲート酸化物20と接続する二酸化シリコン層34を形成するために既に酸化処理されている。二酸化シリコン層34は、側壁30の下側に延びるバーズビーク領域36を有する。二酸化シリコン層34はまた、半導体材料層22の側壁エッジに対応する側壁30の一部分に沿って延びている。そのようなエッジ部分は、半導体材料14の上側表面を酸化する間に酸化処理されるからである。
【0010】
図2で示される処理で起こる一つの問題は、半導体材料14が酸化処理される間に、金属層26の側壁エッジが酸化されることである。金属層26の酸化は、酸化金属領域38を形成する。酸化金属領域38の形成に伴う体積膨張は、金属ラインの持ち上げを引き起こし、それは、ゲート構造体16を用いた電界効果トランジスタ構造体の故障を引き起こす結果となる。
【0011】
金属エッジの酸化を防ぐために用いられていた技術には、湿式水素酸化法と、エッジ部分を保護するために窒化シリコン又は二酸化シリコンを用いる方法がある。さらに、半導体材料14の上側表面を酸化するのに先立って、ゲートスタック内の金属材料のエッジ部分を被覆するために、酸窒化シリコンが用いられていた。
【0012】
上述した問題は、電界効果トランジスタの技術に限られたものではない。そのような問題は、例えば、フラッシュメモリデバイスに用いられるゲートスタック等の他のメモリデバイスで用いられるスタック内でも起こり得ることである。図3は、半導体材料基板52と、その上に形成されたフラッシュメモリデバイスのゲートスタック54とからなる半導体ウェーハ片50を示す。基板52は、p型バックグランド不純物が低濃度にドープされた例えば単結晶シリコンからなる。ゲートスタック54は、ゲート酸化層56(二酸化シリコンからなる)、浮遊ゲート58(半導体材料であり、Si及びGeよりなり、また典型的には導電性ドープトポリシリコンからなる)、中間絶縁層60(二酸化シリコンからなる)、導電性ドープト半導体材料層62(導電性ドープトポリシリコンからなる)、バリア層64(金属窒化物からなる)、金属層66(タングステン、チタン、モリブデンからなる)、絶縁キャップ68(二酸化シリコンからなる)で構成される。図3にはまた、基板52上の酸化層69と、酸化層69の下側でゲートスタック54に隣接して注入された低不純物濃度拡散(LDD)領域71が示されている。このLDD領域71は、基板52内に、n型導電性増強不純物(例えば、リン又は砒素)を注入することによって形成することができる。
【0013】
層60,62,64,66,68は、ゲート構造体16に用いられているスタックと全く同一のスタックからなるこことに注目して欲しい。したがって、半導体材料基板52の酸化により、半導体材料14の酸化に関連して先に説明したのと同じ問題が生じ得る。具体的には、半導体材料52の酸化は、スタック54を採用した回路装置の故障を引き起こし得る、金属層66の側壁エッジ部分の酸化を伴うものである。
【0014】
上で説明した図1−3は、導電性及び絶縁性材料からなる上述したスタックの側断面図である。そのような断面図は、スタック内のいろいろな層を表すのに用いられる。図1−3のスタックは、パターンニングされたワードラインの一部としてのスタックの説明に用いることができる。そのような他の説明では、スタックは、それぞれの半導体材料基板を横切って延在するラインの一部と言える(即ち、スタックはライン形状にパターン化することができる)。ソース/ドレイン領域は、そのラインに沿っていろいろな間隔でもって設けられる。したがって、ラインは、ソース/ドレイン領域対のそれぞれの間でゲート構造として機能するトランジスタゲート領域を有することになる。
【発明の開示】
【発明が解決しようとする課題】
【0015】
本発明の解決しようとする課題は、金属層の側壁エッジの酸化を防止すること、ゲートスタックとワードラインを形成する他の方法を開発することである。
【課題を解決するための手段】
【0016】
本発明の一態様は、半導体構造を形成する方法に関する。該方法は、基板上にパターン化されたラインを形成する過程であって、前記パターン化ラインは、ドープトシリコン層と該ドープトシリコン層上の金属層とからなり、前記ラインは、前記ドープトシリコン層と金属層の領域を有する少なくとも一つの側壁エッジを有する過程と、前記少なくとも一つの側壁エッジに沿って第2シリコン層を形成する過程であって、前記第2シリコン層は、前記側壁エッジのドープトシリコン層領域及び金属層領域に沿っており且つ前記ドープトシリコン層より不純物が低濃度にドープされている過程と、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層のドープトシリコンに対して、前記第2シリコン層のシリコンを選択的に除去する過程と、前記第2のシリコン層のシリコンを選択的に除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする。
【0017】
他の態様は、半導体構造を形成する方法として、二酸化シリコンの層を有する半導体基板を提供する過程と、前記二酸化シリコンの層の上にパターン化されたラインを形成する過程であって、前記パターン化ラインは、ドープトシリコン層と該ドープトシリコン層上の金属層とからなり、前記ラインは、前記ドープトシリコン層と金属層の領域を有する一対の対向する側壁エッジを有する過程と、前記対向する側壁エッジに沿って、且つ前記ライン上に第2シリコン層を形成する過程であって、前記第2シリコン層は、前記側壁エッジのドープトシリコン層領域及び金属層領域に沿っている過程と、前記ライン上から前記第2シリコン層を除去し、且つ前記側壁エッジに沿って前記第2シリコン層の一部分を残すように、前記第2シリコン層を異方性エッチングする過程と、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層、金属層、シリサイドを残すために、前記第2シリコン層を除去する過程、前記第二シリコン層を除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする。
【発明の効果】
【0018】
金属層の領域上にシリサイド構造を形成することによって、隣接する基板を酸化処理する間、金属層を保護することができた。
【発明を実施するための最良の形態】
【0019】
本発明の好適実施例を添付の図面を参照して説明する。具体的には、本発明は、金属層の領域上にシリサイド構造を形成することによって、隣接する基板を酸化処理する間、金属層を保護するための方法に関する。シリサイドは、金属層の領域を酸化処理環境に晒されることから保護する。
【0020】
本発明の第1実施例を添付図面の図4−6を参照しながら説明する。最初に図4を参照すると、そこには、その上にゲートスタック104が形成された半導体材料基板102を有する半導体ウェーハ片100が示されている。半導体材料基板102は、例えば、p型バックグランド不純物が低濃度にドープされた単結晶シリコンで構成することができる。ゲートスタック104は、ゲート絶縁層106(例えば、二酸化シリコンからなる)、半導体材料層108(シリコン及びゲルマニウムからなり、典型的には導電性ドープトポリシリコンからなる)、バリア層110(例えば、窒化チタン、窒化タングステン等の窒化金属からなる)、金属層112(好ましくは金属元素のまま、例えば、タングステン、チタン、コバルト、モリブデン等からなる)、及び絶縁キャップ114(例えば、窒化シリコン及び/又は二酸化シリコンからなる)から構成される。
【0021】
本明細書及び特許請求の範囲の理解の目的で、“シリコン層”として記載されている層は、シリコンからなり、また基本的にはシリコンのみからなっていても良く、しかし、そのような層が基本的にはシリコンのみからなっているとの特別な言及がない限り、必ずしも基本的にはシリコンのみからなっていないと理解すべきである。したがって、“シリコン層”は、例えば、シリコンとゲルマニウムとからなることもできる。さらに、“金属層”は、金属からなり、また基本的には金属のみからなっていても良く、しかし、そのような層が基本的には金属のみからなっているとの特別な言及がない限り、必ずしも基本的には金属のみからなっていないと理解すべきである。
【0022】
ゲートスタック104は側壁116を有し、そのような側壁は、層106,108,110,112,114の各一部分からなる。本発明の具体例では、層108は第1の層と、また層112は第2の層と言うことができる。層112に対応する側壁116の一部分は第2層画定部分、層108に対応する側壁116の一部分は第1層画定部分と言うことができる。
【0023】
基板102は上側表面118を有し、その一部はゲートスタック104によって覆われており、またその他の一部はゲートスタック104を超えて延在している。エッチストップ層117が基板102の上側表面118上に形成される。そのようなエッチストップ層は、例えば酸化シリコン又は窒化シリコンからなる。シリコン層120は、基板102の上側表面118の上(より具体的には、エッチストップ層117の上)、ゲートスタック104の側壁116に沿って、及びゲートスタック104の上側表面上に形成される。層120は、例えば、非結晶又は多結晶状態のシリコンからなり、典型的には、その厚さが約100オングストロームから約200オングストロームに形成される。シリコン層120は、その層が側壁上及びゲートスタック104上に整合して横たわるように、化学気相堆積によって形成することができる。一般的には、層120が非結晶シリコンからなるか多結晶シリコンからなるかの違いは、堆積温度によって決まり、非結晶シリコンの場合にはその温度が約500℃から約550℃で堆積され、多結晶シリコンの場合にはその温度が約580℃から625℃で堆積される。
【0024】
本発明の特別な実施例では、シリコン層120は、シリコン含有層108とは異なった組成からなる。組成におけるそのような違いは、例えば、シリコン層108に対するシリコン層120内の不純物濃度の違いに相当する。例えば、層108は、層108を電気的に導電性とするために、少なくとも1×1018atom/cm3の導電性増強不純物濃度を有する。したがって、層120には、この層120と層180との間に差を設けるために、1×1018atom/cm3よりも低い導電性増強不純物濃度を提供することができる。そのような差は、後の過程において、層120を層108に対して選択的に除去するのに利用することができる。具体的実施例では、層120は、導電性増強不純物が殆どドープされないように提供することができる。ここで、用語“殆どドープされない”とは、不純物濃度が1×1015atoms/cm3と同等又はそれ以下を意味するものと理解すべきである。“殆どドープされていない”シリコン層と“ドープされていない”シリコン層との違いは、後者が不純物濃度が約0であるのに対して、前者の殆どドープされていない”の不純物濃度が0から高くても約1015atoms/cm3までであることである。
【0025】
ある態様では、層120は、シリコン層108によって画定される側壁116の一部分と、金属層112によって画定される一部分の双方に沿って延在する第3の層と呼ぶことができる。パターン化されたラインは、第1の層と第2の層とを有するように形成される。第1の層はシリコンからなり、第2の層は金属からなる。ラインは、第1層画定部分と第2層画定部分とを有する少なくとも一つの側壁エッジを有する。第3の層が、少なくとも一つの側壁エッジに沿って形成される。第3の層はシリコンからなり、側壁エッジの第1層画定部分と側壁エッジの第2層画定部分に沿っている。第3の層のシリコンは、側壁エッジの第2層画定部分に沿ったシリサイドを形成するために、第2の層の金属と反応させられる。第3の層のシリコンは、第1の層のシリコンと、第2の層の金属と、シリサイドを残して除去される。
【0026】
図5は、シリサイド領域122を形成するために、層120のシリコンを層112の金属と反応させる環境に晒された後のウェーハ片100を示す。典型的な反応条件は、ウェーハ片100を、不活性ガス環境で、900℃で約20分間アニール処理することである。これに代わる反応条件は、10秒間950℃まで急速温度処理(RTP)することである。この第2の反応条件は、シリコン層120と108との間で不純物の再拡散を防ぐ意味で好ましいと言える。
【0027】
図6を参照すると、層120(図5参照)は、側壁116に沿ったシリサイド領域122を残して、既に除去されている。層120の除去は、例えば、時限エッチング、より具体的な例としては、時限反応性イオンエッチング、ウェットエッチング、高密度プラズマエッチング等により行うことができる。エッチングは、シリコン層108の側壁の内側に簡単に認知できる程に(ここで“簡単に認知できるエッチング”とは側壁内に5オングストロームより多く進行するようなエッチングを意味する)エッチングが進行しないことが好ましく、また、エッチングは、基板102の上側表面118にまで進まず、エッチストップ層117の上でその進行が停止することが好ましい。シリコン層120(図5参照)がシリコン層108とは異なった組成によりなっている実施例では、特別なエッチング技術を用いることができる。そのような実施例では、層120のシリコンを層108のシリコンに対して選択的に除去するのに、そのような組成の違いを有利に用いてエッチングを行うことができる。例えば、もし層120のシリコンが層108のシリコンよりも不純物濃度が低ければ、そのような不純物濃度が低いシリコンは、水酸化テトラメチルアンモニウム(TMAH)エッチング溶液を用いて選択的に除去することができる。
【0028】
図7は、酸化環境に晒した後のウェーハ片110を示す。エッチストップ層117は、基板を酸化環境に晒す前に基板102上から剥離することができ、またはそのまま残っていても良い。もしそれが二酸化シリコンを有する場合には、酸化環境に下部基板を晒すまで、延ばすことができる。酸化環境は、基板102の上側表面118からシリコンを二酸化シリコンの層130に取り込み、また、層108の側壁からシリコンを二酸化シリコンに取り込む。さらに、酸化により、ゲートスタック104の側壁エッジの下に小さなバーズビーク132を形成する。しかしながら、従来技術(図2は例示的従来技術処理方法での結果を示す)とは対照的に、酸化が、金属層112の側壁を酸化していない。むしろ、シリサイド領域112が、酸化処理の間、金属層112の側壁を保護していたことになる。
【0029】
図8−10は、層120(図5参照)のシリコンが、層108のシリコン108に対して選択的に除去可能な状態に変換される本発明の他の実施例を示す。先ず図8を参照すると、この図は、図5に示す処理過程の後の処理過程におけるウェーハ片100を示す。具体的には、図5のシリコン層120は、酸化環境に晒されることにより、層が二酸化シリコン層140に変換されている。これに続く処理過程、例えば、希釈HF溶液内での酸化層140のウェットエッチングにより、図6の構造を形成するために、非酸化シリコン層108に対して、酸化層140を選択的に除去することができる(この場合、側壁エッジ116内へのある程度のエッチング進行は起こり得るかも知れない)。
【0030】
図9は、二酸化シリコン層140の上に第2絶縁層143が形成された後のウェーハ片100を示す(第2絶縁層は、例えば、酸化シリコン又は窒化シリコンで構成することができる)。二酸化シリコン層140と第2絶縁層143は共に、絶縁スペーサ142を形成するために、異方性エッチング処理されている。二酸化シリコンを異方性エッチングする典型的な条件は、二酸化シリコンを、磁気ループ放電プラズマ内でエッチングすること、または、反応性イオンエッチングにおいて、フッ素含有プラズマを利用することである。材料142と材料143の異方性エッチングの後に、基板102上に層117が残留して示されていることが分かる。層117が窒化シリコンからなり、且つ材料142,143が共に二酸化シリコンからなる実施例においては、層117は、層142と層143を異方性エッチングしている間、基板102を保護するためのエッチストップ層として機能する。これに代わり、もし層117が二酸化シリコンからなり、且つ材料142と143も二酸化シリコンからなる場合には、層117は、材料142と143を時限異方性エッチング処理している間、基板102を保護するための、基板102上のバッファを形成する。
【0031】
図10は、ゲートスタック104に隣接してソース/ドレイン領域146を形成するために、ウェーハ片100に注入された不純物144を示す。ソース/ドレイン領域146は、スペーサ142を用いて位置整合がなされる。その後の処理過程(図示せず)において、スペーサ142は除去することができ、基板102は、図7の構造132に相似の小さいバーズビーク構造を形成するために酸化処理することができる。さらに、傾斜接合領域を、スペーサ142が除去された後、ソース/ドレイン領域146に隣接して注入することができる。これに代えて、傾斜接合部(例えば、LDD又は“リンクアップ”領域)を、図4に示す処理に先立つ処理過程において注入することができる。そのような処理過程は、例えば、ゲートスタック104の形成後であって、且つシリコン層120の堆積前に行うことができる。
【0032】
さらに他の本発明の方法を、図11−13を参照しながら説明する。図11を参照すると、ウェーハ片100は、図4の処理過程の後のある処理過程のものとして示されており、より具体的には、シリコン層120(図4参照)の上に材料153が提供され、その材料153とシリコン層120の両方が、異方性エッチング処理された状態で示されている。材料153は、例えば、二酸化シリコン又は窒化シリコンとすることができる。異方性エッチングは、ゲートスタック104上からシリコン層を除去すると共に、側壁エッジ116に沿ってシリコン層の一部分150,152を残す。
【0033】
図12を参照すると、ウェーハ片100は、シリサイド領域154を形成するために、一部分150,152のシリコンを金属層112と反応させる適当な環境に晒した後のものとして示されている。そのような適当な条件は、例えば、図5に関連して前に説明した条件とすることができる。
【0034】
図13を参照すると、異方性にエッチングされた材料153が、不純物156の注入過程の間、一部分150,152と共に、スペーサとして用いられている。注入不純物は、ソース/ドレイン領域158を形成する。傾斜接合領域190(例えば、LDD領域又はハロー領域)も示されており、この領域は、例えば、傾斜角度注入法で形成することができる。ソース/ドレイン領域158及び傾斜接合領域190の形成後、スタック104は、電界効果トランジスタのゲートであって、ソース/ドレイン領域158を互いにゲート状に接続するゲートを持つことになる。スタック104は、その下に、ソース/ドレイン領域158の間に位置するチャンネル領域160を画定する。さらに後の過程(図示せず)で、一部分150と152は除去することができる。そのような更なる処理過程は、図6に関連して上で説明した処理過程と類似したものであり、拡散領域158の形成前又は形成後に行うことができる。
【0035】
本発明の更に他の態様では、スタック104に沿って一部分150と152のみを残すのに、材料153の使用を避けることができる。さらに、図6に示される構造と同じ構造を形成するために、一部分150と152は、ソース/ドレイン領域への注入に先立って除去することができる。そのような構造は、図7に関連して説明した酸化処理によるものとすることができる。それに代えて、そのような酸化処理は、ソース/ドレイン領域158の形成後、一部分150と152の何れかをそのままにした状態で、又は、一部分150と152を除去した後に実行することができる。
【0036】
本発明による他の方法を、図14−17を参照しながら説明する。図14−17を参照するに当たり、図4−13で用いた参照符号と基本的に同じ参照符号を用い、異なる部分には添え字“a”を付して示すこととする。
【0037】
図14は、図4のウェーハ片100に類似した半導体ウェーハ片100aを示す。図14のウェーハ片100aと図4のウェーハ片100の違いは、ウェーハ片100aが、スタック104を超えて外側に延在する部分と、またスタック104の下側の部分とを有した二酸化シリコン層106aを有している点である。これとは対照的に、図4のウェーハ片100は、シリコン層108の側壁、従ってゲートスタック104の側壁116の一部分と共通の広がりを持った側壁を具えるようにパターン化された二酸化シリコン層106を有する。
【0038】
ウェーハ片100aは、図4のウェーハ片100のと同じシリコン層120を有しており、そのようなシリコン層は、図5−13に関連して上で説明したのと同じように処理することができる。ある特定の処理過程を、図15−17を参照しながら説明する。図15を参照すると、シリコン層120(図14参照)が、その層をゲートスタック104の側壁エッジ116に沿って延在する延在部170に変換するための異方性エッチング処理された後のウェーハ片100aが示されている。図示のエッチングは、酸化層106aの所で停止している。そのようなエッチング停止は、層120のエッチングが二酸化シリコン層106aの所で止まるような時限エッチングとするか、又は、二酸化シリコン層106aに対するシリコン材料層のエッチングが選択的となるような条件のエッチング液を用いることによって達成される。本発明の他の実施例(図示せず)では、エッチングが層106aの所では停止せず、むしろ層106aを通り抜けて基板102まで延びるような条件を用いることもできる。そのような条件でのエッチングは、層106aを、ゲートスタック104と延在部170の下にのみある(即ち、延在部170を超えてその外側には延び出ない)絶縁層にパターン化する。
【0039】
図16を参照すると、ウェーハ片100aは、延在部170からのシリコンを層112からの金属と反応させ、シリサイド延在部172を形成するような条件に置かれている。シリコンと金属を反応させるための適当な条件は、図5に関連して前に説明した条件と言える。
【0040】
図17を参照すると、延在部170(図16参照)は、金属部112の側壁を保護するシリサイド領域172を残して、除去されている。図16の処理過程において延在部170によって被覆されていた二酸化シリコン層106aの一部分は、延在部170が除去された後も残存している。延在部170の除去後、ウェーハ片100aは、図7に関連して前に説明したのと同じような酸化環境に晒すこともできる。本発明のこれに代わる実施例では、延在部170は、図13に関連して既に説明したのと同じような処理により、ソース/ドレイン領域を形成するための不純物の注入処理の間、スペーサとして用いることができる。
【0041】
以上説明した通り、本発明は、電界効果トランジスタ構造を形成する方法に関連して説明したが、本発明は、例えばフラッシュメモリ装置等の他のメモリ装置を形成する方法にも適用できるものである。図4−17に関連して説明した、フラッシュメモリ装置を形成するための技術を利用した典型的な方法は、浮遊ゲート構造体(典型的な浮遊ゲート構造は図3に示されている)の上に、図4−17で説明されたゲートスタックを形成することである。ゲートスタックは、図3に関連して説明した絶縁体60等の介在絶縁体によって浮遊ゲートから一般的には勿論分離される。
【図面の簡単な説明】
【0042】
【図1】図1は、従来の電界効果トランジスタ装置を表わした半導体ウェーハ片の概略側断面図である。
【図2】図2は、従来のゲート構造を表わした半導体ウェーハ片の概略側断面図である。
【図3】図3は、フラッシュメモリ装置のための従来のゲート構造を表わした半導体ウェーハ片の概略側断面図である。
【図4】図4は、本発明による方法の前処理過程におけるゲート構造を表わした半導体ウェーハ片の概略側断面図である。
【図5】図5は、図4の処理過程に続くある処理過程における図4の構造を示す、図4のウェーハ片の側断面図である。
【図6】図6は、図5の処理過程に続くある処理過程における図4の構造を示す、図4のウェーハ片の側断面図である。
【図7】図7は、図6の処理過程に続くある処理過程における図4の構造を示す、図4のウェーハ片の側断面図である。
【図8】図8は、本発明による他の方法によって処理され、図4の処理過程の後のある処理過程での図4のウェーハ片の側断面図である。
【図9】図9は、図8の処理過程に続くある処理過程における図4のウェーハ片の側断面図である。
【図10】図10は、図9の処理過程に続くある処理過程における図4のウェーハ片の側断面図である。
【図11】図11は、本発明の更に他の方法による、図4の処理過程の後のある過程での図4のウェーハ片の側断面図である。
【図12】図12は、図11の処理過程に続くある処理過程における図4のウェーハ片の側断面図である。
【図13】図13は、図12の処理過程に続くある処理過程における図4のウェーハ片の側断面図である。
【図14】図14は、本発明の更に他の方法の前処理過程における半導体ウェーハ片の概略側断面図である。
【図15】図15は、図14の処理過程に続くある処理過程における図14のウェーハ片の側断面図である。
【図16】図16は、図15の処理過程に続くある処理過程における図14のウェーハ片の側断面図である。
【図17】図17は、図16の処理過程に続くある処理過程における図14のウェーハ片の側断面図である。
【符号の説明】
【0043】
10,100 半導体ウェーハ片
22,108 半導体材料
26,112 金属層
28,114 絶縁キャップ
116 側壁
120 シリコン層
122 シリサイド領域
130,140 二酸化シリコン層
142 絶縁スペーサ
【特許請求の範囲】
【請求項1】
半導体構造を形成する方法であって、該方法は、基板上にパターン化されたラインを形成する過程であって、前記パターン化ラインは、ドープトシリコン層と該ドープトシリコン層上の金属層とからなり、前記ラインは、前記ドープトシリコン層と金属層の領域を有する少なくとも一つの側壁エッジを有する過程と、前記少なくとも一つの側壁エッジに沿って第2シリコン層を形成する過程であって、前記第2シリコン層は、前記側壁エッジのドープトシリコン層領域及び金属層領域に沿っており且つ前記ドープトシリコン層より不純物が低濃度にドープされている過程と、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層のドープトシリコンに対して、前記第2シリコン層のシリコンを選択的に除去する過程と、前記第2のシリコン層のシリコンを選択的に除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする半導体構造形成方法。
【請求項2】
前記第2シリコン層は、前記除去過程の間、殆ど不純物がドープされないことを特徴とする請求項1記載の半導体構造形成方法。
【請求項3】
更に、前記ラインの少なくとも一部分に隣接してソース/ドレイン領域を形成する過程と、前記ラインの一部分を電界効果トランジスタのゲートとして用いる過程とを具備することを特徴とする請求項1記載の半導体構造形成方法。
【請求項4】
更に、浮遊ゲートの上に、前記ラインの少なくとも一部分を形成する過程を具備することを特徴とする請求項1記載の半導体構造形成方法。
【請求項5】
半導体構造を形成する方法であって、該方法は、その上に二酸化シリコンの層を有する半導体基板を提供する過程と、前記二酸化シリコンの層の上にパターン化されたラインを形成する過程であって、前記パターン化ラインは、ドープトシリコン層と該ドープトシリコン層上の金属層とからなり、前記ラインは、前記ドープトシリコン層と金属層の領域を有する一対の対向する側壁エッジを有する過程と、前記対向する側壁エッジに沿って、且つ前記ライン上に第2シリコン層を形成する過程であって、前記第2シリコン層は、前記側壁エッジのドープトシリコン層領域及び金属層領域に沿っている過程と、前記ライン上から前記第2シリコン層を除去し、且つ前記側壁エッジに沿って前記第2シリコン層の一部分を残すように、前記第2シリコン層を異方性エッチングする過程と、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層、金属層、シリサイドを残すために、前記第2シリコン層を除去する過程、前記第二シリコン層を除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする半導体構造形成方法。
【請求項6】
前記パターン化されたラインは、二酸化シリコンの層の一部分のみからなり、その他の部分は、前記パターン化されたラインを超えて外側に延びて残っており、前記第2シリコン層は、前記二酸化シリコンの層の前記その他の部分の少なくとも一部分上に形成され、前記二酸化シリコンの層の前記その他の部分は、前記第2シリコン層の除去の後も残っていることを特徴とする請求項5記載の半導体構造形成方法。
【請求項7】
前記第2シリコン層の除去過程は、前記二酸化シリコンの層の二酸化シリコンに対して、前記第2シリコン層の材料に選択的なエッチング液を用いて、前記第2シリコン層を時限エッチングする過程であることを特徴とする請求項6記載の半導体構造形成方法。
【請求項8】
更に、前記ラインの少なくとも一部分に隣接してソース/ドレイン領域を形成する過程と、前記ラインの一部分を電界効果トランジスタのゲートとして用いる過程とを具備することを特徴とする請求項5記載の半導体構造形成方法。
【請求項9】
前記ソース/ドレイン領域の一部分は、前記半導体基板に不純物を注入することによって形成され、前記側壁エッジに沿った前記第2シリコン層の一部分は、前記注入処理の間、スペーサとして利用されることを特徴とする請求項8記載の半導体構造形成方法。
【請求項1】
半導体構造を形成する方法であって、該方法は、基板上にパターン化されたラインを形成する過程であって、前記パターン化ラインは、ドープトシリコン層と該ドープトシリコン層上の金属層とからなり、前記ラインは、前記ドープトシリコン層と金属層の領域を有する少なくとも一つの側壁エッジを有する過程と、前記少なくとも一つの側壁エッジに沿って第2シリコン層を形成する過程であって、前記第2シリコン層は、前記側壁エッジのドープトシリコン層領域及び金属層領域に沿っており且つ前記ドープトシリコン層より不純物が低濃度にドープされている過程と、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層のドープトシリコンに対して、前記第2シリコン層のシリコンを選択的に除去する過程と、前記第2のシリコン層のシリコンを選択的に除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする半導体構造形成方法。
【請求項2】
前記第2シリコン層は、前記除去過程の間、殆ど不純物がドープされないことを特徴とする請求項1記載の半導体構造形成方法。
【請求項3】
更に、前記ラインの少なくとも一部分に隣接してソース/ドレイン領域を形成する過程と、前記ラインの一部分を電界効果トランジスタのゲートとして用いる過程とを具備することを特徴とする請求項1記載の半導体構造形成方法。
【請求項4】
更に、浮遊ゲートの上に、前記ラインの少なくとも一部分を形成する過程を具備することを特徴とする請求項1記載の半導体構造形成方法。
【請求項5】
半導体構造を形成する方法であって、該方法は、その上に二酸化シリコンの層を有する半導体基板を提供する過程と、前記二酸化シリコンの層の上にパターン化されたラインを形成する過程であって、前記パターン化ラインは、ドープトシリコン層と該ドープトシリコン層上の金属層とからなり、前記ラインは、前記ドープトシリコン層と金属層の領域を有する一対の対向する側壁エッジを有する過程と、前記対向する側壁エッジに沿って、且つ前記ライン上に第2シリコン層を形成する過程であって、前記第2シリコン層は、前記側壁エッジのドープトシリコン層領域及び金属層領域に沿っている過程と、前記ライン上から前記第2シリコン層を除去し、且つ前記側壁エッジに沿って前記第2シリコン層の一部分を残すように、前記第2シリコン層を異方性エッチングする過程と、前記側壁エッジの金属層領域に沿ってシリサイドを形成するために、前記第2シリコン層のシリコンを前記金属層領域の金属と反応させる過程と、前記反応後、前記ドープトシリコン層、金属層、シリサイドを残すために、前記第2シリコン層を除去する過程、前記第二シリコン層を除去した後、側壁エッジのドープトシリコン層領域を酸化する過程を具備することを特徴とする半導体構造形成方法。
【請求項6】
前記パターン化されたラインは、二酸化シリコンの層の一部分のみからなり、その他の部分は、前記パターン化されたラインを超えて外側に延びて残っており、前記第2シリコン層は、前記二酸化シリコンの層の前記その他の部分の少なくとも一部分上に形成され、前記二酸化シリコンの層の前記その他の部分は、前記第2シリコン層の除去の後も残っていることを特徴とする請求項5記載の半導体構造形成方法。
【請求項7】
前記第2シリコン層の除去過程は、前記二酸化シリコンの層の二酸化シリコンに対して、前記第2シリコン層の材料に選択的なエッチング液を用いて、前記第2シリコン層を時限エッチングする過程であることを特徴とする請求項6記載の半導体構造形成方法。
【請求項8】
更に、前記ラインの少なくとも一部分に隣接してソース/ドレイン領域を形成する過程と、前記ラインの一部分を電界効果トランジスタのゲートとして用いる過程とを具備することを特徴とする請求項5記載の半導体構造形成方法。
【請求項9】
前記ソース/ドレイン領域の一部分は、前記半導体基板に不純物を注入することによって形成され、前記側壁エッジに沿った前記第2シリコン層の一部分は、前記注入処理の間、スペーサとして利用されることを特徴とする請求項8記載の半導体構造形成方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2007−88486(P2007−88486A)
【公開日】平成19年4月5日(2007.4.5)
【国際特許分類】
【出願番号】特願2006−280548(P2006−280548)
【出願日】平成18年10月13日(2006.10.13)
【分割の表示】特願2001−550787(P2001−550787)の分割
【原出願日】平成13年1月8日(2001.1.8)
【出願人】(595168543)マイクロン テクノロジー, インク. (444)
【Fターム(参考)】
【公開日】平成19年4月5日(2007.4.5)
【国際特許分類】
【出願日】平成18年10月13日(2006.10.13)
【分割の表示】特願2001−550787(P2001−550787)の分割
【原出願日】平成13年1月8日(2001.1.8)
【出願人】(595168543)マイクロン テクノロジー, インク. (444)
【Fターム(参考)】
[ Back to top ]