半導体装置
【課題】本発明は、Ｆｉｎ型ＭＩＳＦＥＴにおいて、Ｆｉｎの下部で生じるパンチスルーを抑制できるようにする。
【解決手段】たとえば、Ｓｉ基板１１の表面上には、素子領域となるＦｉｎ１２が設けられている。Ｆｉｎ１２には、ソース・ドレイン拡散層２３ａ，２３ｂが形成されている。ソース・ドレイン拡散層２３ａ，２３ｂの相互間には、チャネル部が形成されている。このチャネル部に対応する、上記Ｆｉｎ１２の一部を覆うようにしてゲート電極部２１が設けられている。ゲート電極部２１は、第１の仕事関数を有する第１のゲート電極２１ａ上に、第１のゲート電極２１ａとは異なる、第２の仕事関数を有する第２のゲート電極２１ｂを積層してなる構成とされている。
【解決手段】たとえば、Ｓｉ基板１１の表面上には、素子領域となるＦｉｎ１２が設けられている。Ｆｉｎ１２には、ソース・ドレイン拡散層２３ａ，２３ｂが形成されている。ソース・ドレイン拡散層２３ａ，２３ｂの相互間には、チャネル部が形成されている。このチャネル部に対応する、上記Ｆｉｎ１２の一部を覆うようにしてゲート電極部２１が設けられている。ゲート電極部２１は、第１の仕事関数を有する第１のゲート電極２１ａ上に、第１のゲート電極２１ａとは異なる、第２の仕事関数を有する第２のゲート電極２１ｂを積層してなる構成とされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、Ｆｉｎ型構造を有するＭＩＳ型半導体装置（ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【０００２】
従来構造のＦｉｎ型ＭＩＳＦＥＴ（以下、Ｆｉｎ−ＦＥＴと略記する）においては、ゲート電極のエッジ（底部）に対応するＦｉｎの周辺部で、ソース・ドレインがパンチスルーしやすい構造となっている。そのため、オフリーク電流が高い（つまり、短チャネル効果が生じやすい）という問題があった（たとえば、非特許文献１参照）。
【０００３】
この問題を回避するために、Ｆｉｎの下部のチャネル不純物を高濃度にする方法が提案されている。つまり、オフリーク電流を抑えるには、Ｉ／Ｉによるパンチスルーストッパ層の形成が必要であった。しかしながら、パンチスルーストッパ層の形成によるチャネル部の不純物濃度の増加は、移動度の劣化やソース・ドレイン間の接合リーク（容量）の増大、しきい値のばらつきなど、Ｆｉｎ−ＦＥＴの性能の劣化につながるという懸念があった。
【０００４】
上記したように、Ｆｉｎ−ＦＥＴにおいては、Ｆｉｎの下部のチャネル不純物を高濃度化することなく、オフリーク電流を減少させることが可能な技術が求められていた。
【非特許文献１】Ｍａｓａｋｉ Ｋｏｎｄｏ ｅｔ ａｌ．，“Ａ ＦｉｎＦＥＴ Ｄｅｓｉｇｎ Ｂａｓｅｄ ｏｎ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｐｒｏｃｅｓｓ ａｎｄ Ｄｅｖｉｃｅ Ｓｉｍｕｌａｔｉｏｎｓ”，Ｔｏｓｈｉｂａ Ｃｏｒｐｏｒａｔｉｏｎ，ＩＥＥＥ，２００３．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体基板と、前記半導体基板上に形成され、長手方向と短手方向を有するフィン型形の半導体層と、ゲート絶縁膜を介して、前記半導体層の前記短手方向の側面に形成されたゲート電極部と、前記半導体層内の前記ゲート絶縁層に隣接する位置に形成されたチャネル部と、前記半導体層の前記チャネル部に対し前記長手方向に隣接して形成されたソース・ドレイン領域とを備え、前記ゲート電極部は、異なる仕事関数を有する複数の電極材料を積層してなることを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
上記の構成により、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体装置（Ｆｉｎ−ＦＥＴ）の基本構成を示すものである。なお、同図（ａ）は斜視図であり、同図（ｂ）は平面図、同図（ｃ）は図（ａ）のＩｃ−Ｉｃ線に沿う断面図、同図（ｄ）は図（ａ）のＩｄ−Ｉｄ線に沿う断面図、同図（ｅ）は図（ａ）のＩｅ−Ｉｅ線に沿う断面図である。ここでは、基板の一部を所望の形状に加工することによって、Ｆｉｎが形成されてなる場合について説明する。また、ゲート電極部の形成に、電極材料としてメタルを用いるようにした場合について説明する。
【００１０】
図１（ａ）〜（ｅ）に示すように、半導体基板であるシリコン（以下、Ｓｉと略記する）基板１１の表面上には、たとえば単結晶Ｓｉからなる長手方向と短手方向を有するＦｉｎ（フィン型形状を有する半導体層）１２が設けられている。Ｆｉｎ１２は、上記Ｓｉ基板１１の上面の、図１に示す短手方向のほぼ中央部に、図１に示す長手方向に沿って設けられている。本実施形態の場合、Ｆｉｎ１２は所望の幅（厚さ）を有するとともに、図１に示す上記Ｓｉ基板１１の長手方向と同じ長さを有して設けられている。また、Ｆｉｎ１２は、所望の高さを有して、上記Ｓｉ基板１１の上面に形成されている。なお、Ｆｉｎ１２を除く、上記Ｓｉ基板１１の表面上には、Ｆｉｎ１２の下部を埋め込むようにして、素子分離のための絶縁膜（たとえば、ＳｉＯ2 膜）１３が設けられている。また、Ｆｉｎ１２の上部には、マスクパターンとして利用される絶縁膜（たとえば、ＳｉＮ膜）１４が設けられている。この絶縁膜１４はマスクパターンとして用いた後、除去してもよい。
【００１１】
上記絶縁膜１３上には、ゲート絶縁膜１５を介して、ゲート電極部２１が設けられている。ゲート絶縁膜１５としては、たとえば、ＳｉＯ膜、ＨｆＳｉＯ膜、ＨｆＡｌＯ膜、ＨｆＯ膜などが用いられる。ゲート電極部２１は、上記絶縁膜１４を含む、上記Ｆｉｎ１２のチャネル部を覆うようにして設けられている。たとえば、ゲート電極部２１は、図１に示す上記Ｓｉ基板１１の長手方向のほぼ中央部に、上記Ｆｉｎ１２にほぼ直交するようにして設けられている。また、ゲート電極部２１の側壁部分には、それぞれ、ゲート側壁絶縁膜２２が形成されている。
【００１２】
本実施形態の場合、上記ゲート電極部２１は、異なる仕事関数を有する第１および第２の電極材料を用いて形成される第１および第２のゲート電極２１ａ，２１ｂを積層してなる構成とされている。たとえば、形成されるＦｉｎ−ＦＥＴがＮ導電型の場合、第１の仕事関数を有する第１の電極材料を用いて形成される第１のゲート電極２１ａと、この第１のゲート電極２１ａ上に積層された、上記第１のゲート電極２１ａよりも第１の仕事関数よりも小さい第２の仕事関数を有する第２の電極材料を用いて形成される第２のゲート電極２１ｂとによって、上記ゲート電極部２１は構成されている。これに対し、たとえば、形成されるＦｉｎ−ＦＥＴの導電型がＰ型（第２導電型）の場合、第１の仕事関数を有する第１の電極材料を用いて形成される第１のゲート電極２１ａと、この第１のゲート電極２１ａ上に積層された、上記第１のゲート電極２１ａよりもしきい値が大きくなるような第１の仕事関数よりも大きい第２の仕事関数を有する第２の電極材料を用いて形成される第２のゲート電極２１ｂとによって、上記ゲート電極部２１は構成されている。
【００１３】
すなわち、上記Ｎ型Ｆｉｎ−ＦＥＴおよびＰ型Ｆｉｎ−ＦＥＴともに第１の電極材料におけるしきい値が第２の電極材料におけるしきい値よりも高くなる。
【００１４】
一方、上記Ｆｉｎ１２のチャネル部１２に対し長手方向に隣接してソース・ドレイン拡散層２３ａ，２３ｂが形成されている。ソース・ドレイン拡散層２３ａ，２３ｂは、たとえば斜め方向へのイオン注入（または、プラズマイオン注入）法により、その相互間に、チャネル部１２を有して形成されている。また、ソース・ドレイン拡散層２３ａ，２３ｂに対し長手方向に隣接してソース・ドレイン高濃度拡散層２４ａ，２４ｂが形成されている。さらに、ソース・ドレインの高濃度拡散層２４ａ，２４ｂの上面及び側面はシリサイド層２５ａ，２５ｂが形成されている。なお、このシリサイド層は、第２のゲート電極２１ｂがポリＳｉの場合には、上記ゲート電極部２１の上面にも形成される。
【００１５】
次に、図２（ａ）〜（ｅ）ないし図１４（ａ）〜（ｅ）を参照して、上記した構成のＦｉｎ−ＦＥＴの製造方法について説明する。ここでは、Ｆｉｎ−ＦＥＴの導電型をＮ型とし、第１のゲート電極２１ａを、たとえば第１の仕事関数（Φm1＝５．０ｅＶ）を有するメタル（第１の電極材料）を用いて形成するとともに、第２のゲート電極２１ｂを、たとえば上記第１のゲート電極２１ａよりも小さくなるような第２の仕事関数（Φm2＝４．７ｅＶ）を有するメタル（第２の電極材料）を用いて形成するようにした場合について説明する。すなわち、第１のゲート電極２１ａにおけるしきい値は第２のゲート電極２１ｂにおけるしきい値よりも大きくなっている。なお、各図２〜１４において、図（ａ）は図１（ａ）に対応する斜視図であり、図（ｂ）は図１（ｂ）に対応する平面図であり、図（ｃ）は図１（ｃ）に対応する断面図であり、図（ｄ）は図１（ｄ）に対応する断面図であり、図（ｅ）は図１（ｅ）に対応する断面図である。
【００１６】
まず、たとえば図２（ａ）〜（ｅ）に示すように、Ｓｉ基板１１の上面に、Ｆｉｎ１２となる素子領域を形成するためのマスクパターン（絶縁膜）１４を形成する。たとえば、Ｓｉ基板１１の上面にＳｉＮ膜を化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（以下、ＣＶＤと略記する））法により堆積させる。この後、フォトリソグラフィにより所望の形状に加工されたレジストなどをマスクに、そのＳｉＮ膜を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ（以下、ＲＩＥと略記する））法により所望の形状に加工する。このようにして、上記マスクパターン１４は形成される。なお、このマスクパターン１４は、ゲート電極部２１とチャネル部との間のリークを防止するための絶縁膜として機能する。
【００１７】
次いで、たとえば図３（ａ）〜（ｅ）に示すように、上記マスクパターン１４をマスクに、Ｓｉ基板１１の表面部をＲＩＥ法により加工し、所望の高さを有するＦｉｎ１２を形成する。一般的には、このＦｉｎ１２の高さによって、Ｆｉｎ−ＦＥＴにおける駆動電流の大きさが決まる。
【００１８】
次いで、たとえば図４（ａ）〜（ｅ）に示すように、Ｓｉ基板１１の表面部を、素子分離のための絶縁膜１３によって埋め込む。たとえば、ＳｉＯ2 膜をＣＶＤ法により成膜し、そのＳｉＯ2膜の表面を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（以下、ＣＭＰと略記する））法により平坦化する。
【００１９】
次いで、たとえば図５（ａ）〜（ｅ）に示すように、素子分離のための絶縁膜１３を薄膜化する。たとえば、露出するＦｉｎ１２の高さが所望のチャネル幅（２００ｎｍ程度）となるように、ＲＩＥ法や化学的ドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（以下、ＣＤＥと略記する））法により、上記絶縁膜１３を薄膜化する。
【００２０】
次いで、たとえば図６（ａ）〜（ｅ）に示すように、全面に、ゲート絶縁膜１５となるＳｉＯ、ＨｆＳｉＯ、ＨｆＡｌＯ、ＨｆＯなどの絶縁膜１５’を、ＣＶＤ法や物理気相成長（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（以下、ＰＶＤと略記する））法により成膜する。続いて、上記絶縁膜１５’上に、第１の仕事関数（Φm1＝５．０ｅＶ）を有するＴａＮ膜、Ｒｕ膜、ＴｉＡｌＮ膜などの第１メタル膜（第１の電極材料）２１ａ’を、ＣＶＤ法やＰＶＤ法により成膜した後、その表面をＣＭＰ法により平坦化する。
【００２１】
次いで、たとえば図７（ａ）〜（ｅ）に示すように、上記第１メタル膜２１ａ’をＲＩＥ法やＣＤＥ法により薄膜化し、最終的に第１のゲート電極２１ａが所望の厚さ（Ｔm ＝３０ｎｍ程度）となるように加工する。
【００２２】
次いで、たとえば図８（ａ）〜（ｅ）に示すように、全面に、仕事関数が第１のゲート電極２１ａよりも小さくなるような第２の仕事関数（Φm2＝４．７ｅＶ）を有するＨｆＮ膜、ＮｉＳｉ膜、Ｍｏ膜、ＴｉＮ膜などの第２メタル膜（第２の電極材料）２１ｂ’を、ＣＶＤ法やＰＶＤ法により成膜した後、その表面をＣＭＰ法により平坦化する。
【００２３】
次いで、たとえば図９（ａ）〜（ｅ）に示すように、ゲート電極部２１を加工するためのマスクパターン３１を形成する。たとえば、上記第２メタル膜２１ｂ’の上面にＳｉＮ膜をＣＶＤ法により堆積させる。この後、フォトリソグラフィにより所望の形状に加工されたレジストなどをマスクに、そのＳｉＮ膜をＲＩＥ法により所望の形状に加工する。このようにして、上記マスクパターン３１は形成される。
【００２４】
次いで、たとえば図１０（ａ）〜（ｅ）に示すように、上記マスクパターン３１をマスクに第２メタル膜２１ｂ’および第１メタル膜２１ａ’をＲＩＥ法により加工し、２層メタル膜構造のゲート電極部２１を形成する。その後、露出する絶縁膜１５’をＣＤＥ法やウェットエッチングなどによって剥離して、ゲート絶縁膜１５を形成する。
【００２５】
次いで、たとえば図１１（ａ）〜（ｅ）に示すように、Ｆｉｎ１２の露出面に対し、Ｎ導電型の不純物種を斜め方向からのイオン注入法などにより打ち込んで、ソース・ドレイン拡散層２３ａ，２３ｂを形成する。この際、ゲート電極部２１の直下には、ソース・ドレイン拡散層２３ａ，２３ｂが形成されない、所望のチャネル長を有するチャネル部（Ｆｉｎ１２）が形成される。
【００２６】
次いで、ＳｉＯ2 膜やＳｉＮ膜などの絶縁膜をＣＶＤ法により全面に成膜した後、その絶縁膜をＲＩＥ法にて所望の形状に加工する。これにより、たとえば図１２（ａ）〜（ｅ）に示すように、ゲート電極部２１の側壁部分にそれぞれゲート側壁絶縁膜２２が形成される。
【００２７】
次いで、たとえば図１３（ａ）〜（ｅ）に示すように、ソース・ドレイン拡散層２３ａ，２３ｂが形成されたＦｉｎ１２の外周部に、Ｆｉｎ１２の幅を拡張するための単結晶Ｓｉ膜３３を、ＣＶＤ法により選択的に成膜する。
【００２８】
次いで、たとえば図１４（ａ）〜（ｅ）に示すように、上記単結晶Ｓｉ膜３３にイオン注入法によりＮ導電型の不純物種を打ち込んで、ソース・ドレインの高濃度拡散層２４ａ，２４ｂを形成する。
【００２９】
次いで、ゲート電極部２１上の絶縁膜（マスクパターン）３１を、たとえばウェットエッチングにより剥離した後、ソース・ドレインの高濃度拡散層２４ａ，２４ｂ上にシリサイド層２５ａ，２５ｂを形成する。このシリサイド層２５ａ，２５ｂは、たとえば高濃度拡散層２４ａ，２４ｂ上にＰＶＤ法により金属材料を成膜した状態で行われる、急峻アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ（以下、ＲＴＡと略記する））法により形成される。これにより、たとえば図１（ａ）〜（ｅ）に示した構成のＦｉｎ−ＦＥＴが完成される。
【００３０】
その後、層間絶縁膜を堆積し、ゲート電極部２１およびソース・ドレイン電極とのコンタクトを取るための配線を形成する工程などを経ることにより、所望のＦｉｎ型構造を有するＭＩＳ型半導体装置が実現される（いずれも図示していない）。
【００３１】
図１５は、上記した構成のＦｉｎ−ＦＥＴ（ＮＭＯＳ）における、オフリーク電流の低減の効果（サブスレッショルド特性）について示すものである。ここでは、ゲート電極が単層メタル膜（たとえば、仕事関数Φm1，Φm2＝４．７ｅＶ）からなるＦｉｎ−ＦＥＴを従来構造とし、それとの対比により示している。なお、図の横軸はゲート電圧（Ｖｇ［Ｖ］）であり、縦軸はドレイン電流（Ｉｄ［Ａ／μｍ］）である。
【００３２】
すなわち、本図からも明らかなように、ゲート電極部２１を２層メタル膜（仕事関数Φm1＝５．０ｅＶ，Φm2＝４．７ｅＶ）構造とした本実施形態のＦｉｎ−ＦＥＴの場合、従来構造のＦｉｎ−ＦＥＴに比べて、オフリーク電流、つまりゲート電圧Ｖｇが０［Ｖ］時のリーク電流を１／１０程度にまで低減できる。
【００３３】
上記したように、Ｆｉｎ−ＦＥＴにおいて、ゲート電極部を、異なる仕事関数を有する第１および第２の電極材料を用いて形成される第１および第２のゲート電極を積層してなる構成としている。たとえば、形成されるＦｉｎ−ＦＥＴの導電型がＮ型の場合には、第１の仕事関数を有する第１メタル膜を用いて形成される第１のゲート電極と、この第１のゲート電極上に積層された、上記第１のゲート電極よりもしきい値が小さくなるような、すなわち仕事関数が第１の仕事関数よりも小さい第２の仕事関数を有する第２メタル膜を用いて形成される第２のゲート電極とによって、ゲート電極部が構成されている。また、Ｆｉｎ−ＦＥＴの導電型がＰ型の場合には、第１の仕事関数を有する第１メタル膜を用いて形成される第１のゲート電極と、この第１のゲート電極上に積層された、第１のゲート電極よりもしきい値が小さくなるような、すなわち仕事関数が第１の仕事関数よりも大きい第２の仕事関数を有する第２メタル膜を用いて形成される第２のゲート電極によって、ゲート電極部が構成されている。これにより、チャネル部の不純物濃度を上げることなく、短チャネル効果によって下がるＦｉｎ−ＦＥＴのしきい値を上げることが可能となる。したがって、チャネル部の不純物濃度を低濃度に保ったまま、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能となる。ゆえに、チャネル部の不純物濃度の増加にともなう、移動度の劣化やソース・ドレイン間の接合リーク（容量）の増大、しきい値のばらつきなど、Ｆｉｎ−ＦＥＴの性能の劣化を防止しつつ、オフリーク電流の抑制が可能となるものである。
【００３４】
なお、上述した第１の実施形態においては、仕事関数Φm1が５．０ｅＶである第１メタル膜２１ａ’と仕事関数Φm2が４．７ｅＶである第２メタル膜２１ｂ’とを用いて、ゲート電極部２１を構成する第１および第２のゲート電極２１ａ，２１ｂを形成するようにした場合について説明した。上記第１および第２メタル膜２１ａ’，２１ｂ’としては、たとえば図１６に示すように、適宜、Ｆｉｎ−ＦＥＴにおけるオフリーク電流を減少させるのに有効なメタル材料が仕事関数に応じて選択される。ただし、図１６において、同じメタル材料であっても仕事関数が異なるのは、引用した参考文献が異なることによる。
【００３５】
［第２の実施形態］
図１７は、本発明の第２の実施形態にしたがった半導体装置（Ｆｉｎ−ＦＥＴ）の基本構成を示すものである。なお、同図（ａ）は斜視図であり、同図（ｂ）は平面図、同図（ｃ）は図（ａ）のIIｃ−IIｃ線に沿う断面図、同図（ｄ）は図（ａ）のIIｄ−IIｄ線に沿う断面図、同図（ｅ）は図（ａ）のIIｅ−IIｅ線に沿う断面図である。ここでは、第１のゲート電極を、少なくともＦｉｎに隣接する、第２のゲート電極の一部に対応して設けるようにした場合について説明する。また、第１の実施形態に示したＦｉｎ−ＦＥＴ（図１（ａ）〜（ｅ）参照）と同一部分には同一符号を付し、詳しい説明は割愛する。
【００３６】
すなわち、この第２の実施形態にかかるＦｉｎ−ＦＥＴは、たとえば図１７（ａ）〜（ｅ）に示すように、ゲート電極部２１Ａを構成する第１のゲート電極２１Ａ−ａが、少なくともＦｉｎ１２に隣接する、第２のゲート電極２１Ａ−ｂの一部にのみ対応して設けられている点で、第１の実施形態に示したＦｉｎ−ＦＥＴと異なっている。
【００３７】
以下に、図１８（ａ）〜（ｅ）ないし図２０（ａ）〜（ｅ）を参照して、上記した構成のＦｉｎ−ＦＥＴの製造方法について説明する。ここでは、Ｆｉｎ−ＦＥＴの導電型をＮ型とし、第１のゲート電極２１Ａ−ａを、たとえば第１の仕事関数（Φm1＝５．０ｅＶ）を有するメタル（第１の電極材料）を用いて形成するとともに、第２のゲート電極２１Ａ−ｂを、たとえば上記第１のゲート電極２１Ａ−ａよりもしきい値が小さくなるような、すなわち仕事関数が第１の電極材料よりも小さい第２の仕事関数（Φm2＝４．７ｅＶ）を有するメタル（第２の電極材料）を用いて形成するようにした場合について説明する。なお、各図１８〜２０において、図（ａ）は図１７（ａ）に対応する斜視図であり、図（ｂ）は図１７（ｂ）に対応する平面図であり、図（ｃ）は図１７（ｃ）に対応する断面図であり、図（ｄ）は図１７（ｄ）に対応する断面図であり、図（ｅ）は図１７（ｅ）に対応する断面図である。
【００３８】
本実施形態の場合、Ｓｉ基板１１の一部を加工してＦｉｎ１２を形成し、素子分離のための絶縁膜１３を薄膜化するまでは、第１の実施形態の場合と同様である（たとえば、図５（ａ）〜（ｅ）参照）。
【００３９】
次いで、たとえば図１８（ａ）〜（ｅ）に示すように、全面に、ゲート絶縁膜１５となるＳｉＯ、ＨｆＳｉＯ、ＨｆＡｌＯ、ＨｆＯなどの絶縁膜１５’を、ＣＶＤ法やＰＶＤ法により成膜する。続いて、上記絶縁膜１５’上に、第２のゲート電極２１Ａ−ｂよりも高いしきい値となるような第１の仕事関数（Φm1＝５．０ｅＶ）を有するＴａＮ膜、Ｒｕ膜、ＴｉＡｌＮ膜などの第１メタル膜（第１の電極材料）２１Ａ−ａ’を、ＣＶＤ法やＰＶＤ法により成膜する。
【００４０】
次いで、たとえば図１９（ａ）〜（ｅ）に示すように、第１メタル膜２１Ａ−ａ’を所望の形状となるようにＲＩＥ法により加工し、少なくともＦｉｎ１２に隣接し、かつ、第２のゲート電極２１Ａ−ｂの一部にのみ対応する、第１のゲート電極２１Ａ−ａを形成する。
【００４１】
次いで、たとえば図２０（ａ）〜（ｅ）に示すように、全面に、第１のゲート電極２１Ａ−ａよりも低いしきい値となるような第２の仕事関数（Φm2＝４．７ｅＶ）を有するＨｆＮ膜、ＮｉＳｉ膜、Ｍｏ膜、ＴｉＮ膜などの第２メタル膜（第２の電極材料）２１Ａ−ｂ’を、ＣＶＤ法やＰＶＤ法により成膜した後、その表面をＣＭＰ法により平坦化する。
【００４２】
この後、上述した第１の実施形態の場合と同様に、ゲート加工、ソース・ドレイン形成、ゲート側壁形成、サリサイド形成などを行って、図１７（ａ）〜（ｅ）に示した構成のＦｉｎ−ＦＥＴが完成される。
【００４３】
その後、層間絶縁膜を堆積し、ゲート電極部２１Ａ、ソースおよびドレイン電極とのコンタクトを取るための配線を形成する工程などを経ることにより、所望のＦｉｎ型構造を有するＭＩＳ型半導体装置が実現される（いずれも図示していない）。
【００４４】
上記の構成によっても、第１の実施形態に示したＦｉｎ−ＦＥＴの場合と同様に、チャネル部の不純物濃度を低濃度に保ったまま、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能である。
【００４５】
［第３の実施形態］
図２１は、本発明の第３の実施形態にしたがった半導体装置（Ｆｉｎ−ＦＥＴ）の基本構成を示すものである。なお、同図（ａ）は斜視図であり、同図（ｂ）は平面図、同図（ｃ）は図（ａ）のIIIｃ−IIIｃ線に沿う断面図、同図（ｄ）は図（ａ）のIIIｄ−IIIｄ線に沿う断面図、同図（ｅ）は図（ａ）のIIIｅ−IIIｅ線に沿う断面図である。ここでは、基板の上面に選択エピタキシャル成長法により選択的にＦｉｎが形成されてなる場合について説明する。また、第１の実施形態に示したＦｉｎ−ＦＥＴ（図１（ａ）〜（ｅ）参照）と同一部分には同一符号を付し、詳しい説明は割愛する。
【００４６】
すなわち、この第３の実施形態にかかるＦｉｎ−ＦＥＴの場合、たとえば図２１（ａ）〜（ｅ）に示すように、Ｆｉｎ１２ＢがＳｉ基板１１Ｂの上面に選択エピタキシャル成長法により選択的に形成されてなるとともに、そのＦｉｎ１２Ｂの側面に沿うようにしてゲート絶縁膜１５Ｂが設けられている点で、第１の実施形態に示したＦｉｎ−ＦＥＴと異なっている。より具体的には、ゲート絶縁膜１５Ｂは、ゲート電極部２１Ｂの直下においては、Ｆｉｎ１２Ｂとゲート電極部２１Ｂ（第１のゲート電極２１Ｂ−ａおよび第２のゲート電極２１Ｂ−ｂ）との間およびＦｉｎ１２Ｂと絶縁膜１３との間にそれぞれ設けられ、ゲート電極部２１Ｂの直下以外においては、Ｆｉｎ１２Ｂと絶縁膜１３との間にのみ設けられている。
【００４７】
以下に、図２２（ａ）〜（ｅ）ないし図２６（ａ）〜（ｅ）を参照して、上記した構成のＦｉｎ−ＦＥＴの製造方法について説明する。ここでは、Ｆｉｎ−ＦＥＴの導電型をＮ型とし、第１のゲート電極２１Ｂ−ａを、たとえば第１の仕事関数（Φm1＝５．０ｅＶ）を有するメタル（第１の電極材料）を用いて形成するとともに、第２のゲート電極２１Ｂ−ｂを、たとえば上記第１のゲート電極２１Ｂ−ａよりもしきい値が小さくなるような、すなわち仕事関数が第１の電極材料よりも小さい第２の仕事関数（Φm2＝４．７ｅＶ）を有するメタル（第２の電極材料）を用いて形成するようにした場合について説明する。なお、各図２２〜２６において、図（ａ）は図２１（ａ）に対応する斜視図であり、図（ｂ）は図２１（ｂ）に対応する平面図であり、図（ｃ）は図２１（ｃ）に対応する断面図であり、図（ｄ）は図２１（ｄ）に対応する断面図であり、図（ｅ）は図２１（ｅ）に対応する断面図である。
【００４８】
まず、たとえば図２２（ａ）〜（ｅ）に示すように、Ｓｉ基板１１Ｂの上面に、素子分離のための絶縁膜１３、第１のゲート電極２１Ｂ−ａとなる第１メタル膜（第１の電極材料）２１Ｂ−ａ’、および、第２のゲート電極２１Ｂ−ｂとなる第２メタル膜（第２の電極材料）２１Ｂ−ｂ’を、順に、ＣＶＤ法やＰＶＤ法によりそれぞれ所望の膜厚となるように成膜する。なお、この段階での上記第２メタル膜２１Ｂ−ｂ’の膜厚は、たとえば、形成しようとするＦｉｎ１２Ｂの高さに応じて制御される。第１メタル膜２１Ｂ−ａ’としては、たとえば、第１の仕事関数（Φm1＝５．０ｅＶ）を有するＴａＮ膜、Ｒｕ膜、ＴｉＡｌＮ膜などが用いられる。第２メタル膜２１Ｂ−ｂ’としては、たとえば、第１のゲート電極２１Ｂ−ａよりも低いしきい値となるような、すなわち仕事関数が第１のゲート電極２１Ｂ−ａよりも小さい第２の仕事関数（Φm2＝４．７ｅＶ）を有するＨｆＮ膜、ＮｉＳｉ膜、Ｍｏ膜、ＴｉＮ膜などが用いられる。
【００４９】
この後、トレンチ４０を形成するために、レジストなどのマスク（図示していない）を用いて、たとえばＲＩＥ法により、絶縁膜１３、第１メタル膜２１Ｂ−ａ’、および、第２メタル膜２１Ｂ−ｂ’を所望のトレンチ形状に加工する。
【００５０】
次いで、たとえば図２３（ａ）〜（ｅ）に示すように、所望のトレンチ形状に加工された絶縁膜１３、第１メタル膜２１Ｂ−ａ’、および、第２メタル膜２１Ｂ−ｂ’をそれぞれ覆うようにして、ゲート絶縁膜１５ＢをＣＶＤ法やＰＶＤ法により成膜する。
【００５１】
次いで、たとえば図２４（ａ）〜（ｅ）に示すように、トレンチ４０の底部のＳｉ基板１１Ｂを露出させるために、ゲート絶縁膜１５ＢをＲＩＥ法により部分的に剥離する。その後、素子領域となるＦｉｎ１２Ｂを形成するために、たとえば選択エピタキシャル成長法により、単結晶Ｓｉ（基板がＳｉＧｅまたはＧｅの場合にはそれぞれＳｉＧｅまたはＧｅ）などをトレンチ４０内に選択的に成長させる。
【００５２】
次いで、全面に、ＳｉＮ膜などをＣＶＤ法により成膜し、それを、レジスト（図示していない）などを用いてＲＩＥ法により所望の形状に加工する。こうして、たとえば図２５（ａ）〜（ｅ）に示すように、ゲート電極部２１Ｂとチャネル部との間のリークを防止するための絶縁膜４１を形成する。
【００５３】
次いで、たとえば図２６（ａ）〜（ｅ）に示すように、上記絶縁膜４１を覆うように、再度、上記第２メタル膜２１Ｂ−ｂ’をＣＶＤ法やＰＶＤ法により成膜した後、その上面をＣＭＰ法により平坦化する。
【００５４】
この後、上述した第１の実施形態の場合と同様に、ゲート加工、ソース・ドレイン形成、ゲート側壁形成、サリサイド形成などを行って、図２１（ａ）〜（ｅ）に示した構成のＦｉｎ−ＦＥＴが完成される。
【００５５】
その後、層間絶縁膜を堆積し、ゲート電極部２１Ｂ、ソースおよびドレイン電極とのコンタクトを取るための配線を形成する工程などを経ることにより、所望のＦｉｎ型構造を有するＭＩＳ型半導体装置が実現される（いずれも図示していない）。
【００５６】
上記の構成によっても、第１の実施形態に示したＦｉｎ−ＦＥＴの場合と同様に、チャネル部の不純物濃度を低濃度に保ったまま、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能である。
【００５７】
特に、この第３の実施形態においては、第１のゲート電極２１Ｂ−ａの膜厚を高精度に制御できる。
【００５８】
なお、第２の実施形態に示したように、第１のゲート電極２１Ｂ−ａを、少なくともＦｉｎ１２Ｂに隣接する、第２のゲート電極２１Ｂ−ｂの一部にのみ対応させるようにして設けることも可能である。
【００５９】
また、上述した各実施形態においては、Ｓｉ基板を用いた場合を例に説明したが、これに限定されるものではなく、たとえばＳｉＧｅ基板またはＧｅ基板であっても同様に実施することができる。
【００６０】
また、Ｎ導電型に限らず、Ｐ導電型のＦｉｎ−ＦＥＴを形成することも容易に可能である。たとえば、Ｆｉｎ−ＦＥＴの導電型がＰ型の場合、第１の仕事関数を有する第１メタル膜を用いて形成される第１のゲート電極と、この第１のゲート電極上に積層された、上記第１のゲート電極よりも仕事関数が大きくなるような第２の仕事関数を有する第２メタル膜を用いて形成される第２のゲート電極とによって、ゲート電極部が構成される。
【００６１】
また、第１および第２のゲート電極を積層してなる構成のゲート電極部としては、電極材料にメタル膜を用いてなる場合に限らず、ポリＳｉ膜などを用いて構成することも可能である。たとえば、ポリＳｉ膜を用いてゲート電極部を構成しようとする場合、ポリＳｉ膜によって、第１および第２のゲート電極の少なくとも一方を形成することが可能である。または、メタル化（フルシリサイド化など）したポリＳｉ膜によって、第１および第２のゲート電極の少なくとも一方を形成することが可能である。または、ポリＳｉ膜によって第１のゲート電極を形成するとともに、その第１のゲート電極を除く、第２のゲート電極に対応するポリＳｉ膜をメタル化することによっても実現できる。
【００６２】
さらには、ゲート電極部２１，２１Ａ，２１Ｂのように２層メタル膜構造に限らず、３層以上の多層膜構造とすることも可能である。たとえば図２７に示すように、ゲート電極部２１Ｃとしては、第１のゲート電極２１ａ上に、第３のゲート電極２１ｃを介して、第２のゲート電極２１ｂを積層してなる構成とすることもできる。この例において、たとえばＦｉｎ−ＦＥＴがＮ導電型の場合、第３のゲート電極２１ｃは意図的に形成する／形成しないにかかわらず、第１のゲート電極２１ａよりも仕事関数が小さく、かつ、第２のゲート電極２１ｂよりも仕事関数が大きくなるように、その仕事関数を設定することによって、Ｎ型Ｆｉｎ−ＦＥＴの駆動電流を上げることが可能となる。同様に、たとえばＦｉｎ−ＦＥＴがＰ導電型の場合、第３のゲート電極２１ｃは意図的に形成する／形成しないにかかわらず、第１のゲート電極２１ａよりも仕事関数が大きく、かつ、第２のゲート電極２１ｂよりも仕事関数が小さくなるように、その仕事関数を設定することによって、Ｐ型Ｆｉｎ−ＦＥＴの駆動電流を上げることが可能となる。
【００６３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態にしたがったＦｉｎ−ＦＥＴの基本構成を示す概略図。
【図２】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図３】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図４】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図５】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図６】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図７】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図８】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図９】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１０】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１１】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１２】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１３】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１４】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１５】図１のＦｉｎ−ＦＥＴにおけるサブスレッショルド特性について示す特性図。
【図１６】図１のＦｉｎ−ＦＥＴにおいて、ゲート電極に用いられるメタル材料と仕事関数との関係について示す図。
【図１７】本発明の第２の実施形態にしたがったＦｉｎ−ＦＥＴの基本構成を示す概略図。
【図１８】図１７のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１９】図１７のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２０】図１７のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２１】本発明の第３の実施形態にしたがったＦｉｎ−ＦＥＴの基本構成を示す概略図。
【図２２】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２３】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２４】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２５】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２６】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２７】Ｆｉｎ−ＦＥＴの他の構成例を示す断面図。
【符号の説明】
【００６５】
１１，１１Ｂ…Ｓｉ基板、１２，１２Ｂ…Ｆｉｎ、１５，１５Ｂ…ゲート絶縁膜、２１，２１Ａ，２１Ｂ，２１Ｃ…ゲート電極部、２１ａ，２１Ａ−ａ，２１Ｂ−ａ…第１のゲート電極、２１ｂ，２１Ａ−ｂ，２１Ｂ−ｂ…第２のゲート電極、２１ｃ…第３のゲート電極、２３ａ，２３ｂ…ソース・ドレイン拡散層、２４ａ，２４ｂ…高濃度拡散層、２５ａ，２５ｂ…シリサイド層。
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、Ｆｉｎ型構造を有するＭＩＳ型半導体装置（ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【０００２】
従来構造のＦｉｎ型ＭＩＳＦＥＴ（以下、Ｆｉｎ−ＦＥＴと略記する）においては、ゲート電極のエッジ（底部）に対応するＦｉｎの周辺部で、ソース・ドレインがパンチスルーしやすい構造となっている。そのため、オフリーク電流が高い（つまり、短チャネル効果が生じやすい）という問題があった（たとえば、非特許文献１参照）。
【０００３】
この問題を回避するために、Ｆｉｎの下部のチャネル不純物を高濃度にする方法が提案されている。つまり、オフリーク電流を抑えるには、Ｉ／Ｉによるパンチスルーストッパ層の形成が必要であった。しかしながら、パンチスルーストッパ層の形成によるチャネル部の不純物濃度の増加は、移動度の劣化やソース・ドレイン間の接合リーク（容量）の増大、しきい値のばらつきなど、Ｆｉｎ−ＦＥＴの性能の劣化につながるという懸念があった。
【０００４】
上記したように、Ｆｉｎ−ＦＥＴにおいては、Ｆｉｎの下部のチャネル不純物を高濃度化することなく、オフリーク電流を減少させることが可能な技術が求められていた。
【非特許文献１】Ｍａｓａｋｉ Ｋｏｎｄｏ ｅｔ ａｌ．，“Ａ ＦｉｎＦＥＴ Ｄｅｓｉｇｎ Ｂａｓｅｄ ｏｎ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｐｒｏｃｅｓｓ ａｎｄ Ｄｅｖｉｃｅ Ｓｉｍｕｌａｔｉｏｎｓ”，Ｔｏｓｈｉｂａ Ｃｏｒｐｏｒａｔｉｏｎ，ＩＥＥＥ，２００３．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体基板と、前記半導体基板上に形成され、長手方向と短手方向を有するフィン型形の半導体層と、ゲート絶縁膜を介して、前記半導体層の前記短手方向の側面に形成されたゲート電極部と、前記半導体層内の前記ゲート絶縁層に隣接する位置に形成されたチャネル部と、前記半導体層の前記チャネル部に対し前記長手方向に隣接して形成されたソース・ドレイン領域とを備え、前記ゲート電極部は、異なる仕事関数を有する複数の電極材料を積層してなることを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
上記の構成により、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体装置（Ｆｉｎ−ＦＥＴ）の基本構成を示すものである。なお、同図（ａ）は斜視図であり、同図（ｂ）は平面図、同図（ｃ）は図（ａ）のＩｃ−Ｉｃ線に沿う断面図、同図（ｄ）は図（ａ）のＩｄ−Ｉｄ線に沿う断面図、同図（ｅ）は図（ａ）のＩｅ−Ｉｅ線に沿う断面図である。ここでは、基板の一部を所望の形状に加工することによって、Ｆｉｎが形成されてなる場合について説明する。また、ゲート電極部の形成に、電極材料としてメタルを用いるようにした場合について説明する。
【００１０】
図１（ａ）〜（ｅ）に示すように、半導体基板であるシリコン（以下、Ｓｉと略記する）基板１１の表面上には、たとえば単結晶Ｓｉからなる長手方向と短手方向を有するＦｉｎ（フィン型形状を有する半導体層）１２が設けられている。Ｆｉｎ１２は、上記Ｓｉ基板１１の上面の、図１に示す短手方向のほぼ中央部に、図１に示す長手方向に沿って設けられている。本実施形態の場合、Ｆｉｎ１２は所望の幅（厚さ）を有するとともに、図１に示す上記Ｓｉ基板１１の長手方向と同じ長さを有して設けられている。また、Ｆｉｎ１２は、所望の高さを有して、上記Ｓｉ基板１１の上面に形成されている。なお、Ｆｉｎ１２を除く、上記Ｓｉ基板１１の表面上には、Ｆｉｎ１２の下部を埋め込むようにして、素子分離のための絶縁膜（たとえば、ＳｉＯ2 膜）１３が設けられている。また、Ｆｉｎ１２の上部には、マスクパターンとして利用される絶縁膜（たとえば、ＳｉＮ膜）１４が設けられている。この絶縁膜１４はマスクパターンとして用いた後、除去してもよい。
【００１１】
上記絶縁膜１３上には、ゲート絶縁膜１５を介して、ゲート電極部２１が設けられている。ゲート絶縁膜１５としては、たとえば、ＳｉＯ膜、ＨｆＳｉＯ膜、ＨｆＡｌＯ膜、ＨｆＯ膜などが用いられる。ゲート電極部２１は、上記絶縁膜１４を含む、上記Ｆｉｎ１２のチャネル部を覆うようにして設けられている。たとえば、ゲート電極部２１は、図１に示す上記Ｓｉ基板１１の長手方向のほぼ中央部に、上記Ｆｉｎ１２にほぼ直交するようにして設けられている。また、ゲート電極部２１の側壁部分には、それぞれ、ゲート側壁絶縁膜２２が形成されている。
【００１２】
本実施形態の場合、上記ゲート電極部２１は、異なる仕事関数を有する第１および第２の電極材料を用いて形成される第１および第２のゲート電極２１ａ，２１ｂを積層してなる構成とされている。たとえば、形成されるＦｉｎ−ＦＥＴがＮ導電型の場合、第１の仕事関数を有する第１の電極材料を用いて形成される第１のゲート電極２１ａと、この第１のゲート電極２１ａ上に積層された、上記第１のゲート電極２１ａよりも第１の仕事関数よりも小さい第２の仕事関数を有する第２の電極材料を用いて形成される第２のゲート電極２１ｂとによって、上記ゲート電極部２１は構成されている。これに対し、たとえば、形成されるＦｉｎ−ＦＥＴの導電型がＰ型（第２導電型）の場合、第１の仕事関数を有する第１の電極材料を用いて形成される第１のゲート電極２１ａと、この第１のゲート電極２１ａ上に積層された、上記第１のゲート電極２１ａよりもしきい値が大きくなるような第１の仕事関数よりも大きい第２の仕事関数を有する第２の電極材料を用いて形成される第２のゲート電極２１ｂとによって、上記ゲート電極部２１は構成されている。
【００１３】
すなわち、上記Ｎ型Ｆｉｎ−ＦＥＴおよびＰ型Ｆｉｎ−ＦＥＴともに第１の電極材料におけるしきい値が第２の電極材料におけるしきい値よりも高くなる。
【００１４】
一方、上記Ｆｉｎ１２のチャネル部１２に対し長手方向に隣接してソース・ドレイン拡散層２３ａ，２３ｂが形成されている。ソース・ドレイン拡散層２３ａ，２３ｂは、たとえば斜め方向へのイオン注入（または、プラズマイオン注入）法により、その相互間に、チャネル部１２を有して形成されている。また、ソース・ドレイン拡散層２３ａ，２３ｂに対し長手方向に隣接してソース・ドレイン高濃度拡散層２４ａ，２４ｂが形成されている。さらに、ソース・ドレインの高濃度拡散層２４ａ，２４ｂの上面及び側面はシリサイド層２５ａ，２５ｂが形成されている。なお、このシリサイド層は、第２のゲート電極２１ｂがポリＳｉの場合には、上記ゲート電極部２１の上面にも形成される。
【００１５】
次に、図２（ａ）〜（ｅ）ないし図１４（ａ）〜（ｅ）を参照して、上記した構成のＦｉｎ−ＦＥＴの製造方法について説明する。ここでは、Ｆｉｎ−ＦＥＴの導電型をＮ型とし、第１のゲート電極２１ａを、たとえば第１の仕事関数（Φm1＝５．０ｅＶ）を有するメタル（第１の電極材料）を用いて形成するとともに、第２のゲート電極２１ｂを、たとえば上記第１のゲート電極２１ａよりも小さくなるような第２の仕事関数（Φm2＝４．７ｅＶ）を有するメタル（第２の電極材料）を用いて形成するようにした場合について説明する。すなわち、第１のゲート電極２１ａにおけるしきい値は第２のゲート電極２１ｂにおけるしきい値よりも大きくなっている。なお、各図２〜１４において、図（ａ）は図１（ａ）に対応する斜視図であり、図（ｂ）は図１（ｂ）に対応する平面図であり、図（ｃ）は図１（ｃ）に対応する断面図であり、図（ｄ）は図１（ｄ）に対応する断面図であり、図（ｅ）は図１（ｅ）に対応する断面図である。
【００１６】
まず、たとえば図２（ａ）〜（ｅ）に示すように、Ｓｉ基板１１の上面に、Ｆｉｎ１２となる素子領域を形成するためのマスクパターン（絶縁膜）１４を形成する。たとえば、Ｓｉ基板１１の上面にＳｉＮ膜を化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（以下、ＣＶＤと略記する））法により堆積させる。この後、フォトリソグラフィにより所望の形状に加工されたレジストなどをマスクに、そのＳｉＮ膜を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ（以下、ＲＩＥと略記する））法により所望の形状に加工する。このようにして、上記マスクパターン１４は形成される。なお、このマスクパターン１４は、ゲート電極部２１とチャネル部との間のリークを防止するための絶縁膜として機能する。
【００１７】
次いで、たとえば図３（ａ）〜（ｅ）に示すように、上記マスクパターン１４をマスクに、Ｓｉ基板１１の表面部をＲＩＥ法により加工し、所望の高さを有するＦｉｎ１２を形成する。一般的には、このＦｉｎ１２の高さによって、Ｆｉｎ−ＦＥＴにおける駆動電流の大きさが決まる。
【００１８】
次いで、たとえば図４（ａ）〜（ｅ）に示すように、Ｓｉ基板１１の表面部を、素子分離のための絶縁膜１３によって埋め込む。たとえば、ＳｉＯ2 膜をＣＶＤ法により成膜し、そのＳｉＯ2膜の表面を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（以下、ＣＭＰと略記する））法により平坦化する。
【００１９】
次いで、たとえば図５（ａ）〜（ｅ）に示すように、素子分離のための絶縁膜１３を薄膜化する。たとえば、露出するＦｉｎ１２の高さが所望のチャネル幅（２００ｎｍ程度）となるように、ＲＩＥ法や化学的ドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（以下、ＣＤＥと略記する））法により、上記絶縁膜１３を薄膜化する。
【００２０】
次いで、たとえば図６（ａ）〜（ｅ）に示すように、全面に、ゲート絶縁膜１５となるＳｉＯ、ＨｆＳｉＯ、ＨｆＡｌＯ、ＨｆＯなどの絶縁膜１５’を、ＣＶＤ法や物理気相成長（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（以下、ＰＶＤと略記する））法により成膜する。続いて、上記絶縁膜１５’上に、第１の仕事関数（Φm1＝５．０ｅＶ）を有するＴａＮ膜、Ｒｕ膜、ＴｉＡｌＮ膜などの第１メタル膜（第１の電極材料）２１ａ’を、ＣＶＤ法やＰＶＤ法により成膜した後、その表面をＣＭＰ法により平坦化する。
【００２１】
次いで、たとえば図７（ａ）〜（ｅ）に示すように、上記第１メタル膜２１ａ’をＲＩＥ法やＣＤＥ法により薄膜化し、最終的に第１のゲート電極２１ａが所望の厚さ（Ｔm ＝３０ｎｍ程度）となるように加工する。
【００２２】
次いで、たとえば図８（ａ）〜（ｅ）に示すように、全面に、仕事関数が第１のゲート電極２１ａよりも小さくなるような第２の仕事関数（Φm2＝４．７ｅＶ）を有するＨｆＮ膜、ＮｉＳｉ膜、Ｍｏ膜、ＴｉＮ膜などの第２メタル膜（第２の電極材料）２１ｂ’を、ＣＶＤ法やＰＶＤ法により成膜した後、その表面をＣＭＰ法により平坦化する。
【００２３】
次いで、たとえば図９（ａ）〜（ｅ）に示すように、ゲート電極部２１を加工するためのマスクパターン３１を形成する。たとえば、上記第２メタル膜２１ｂ’の上面にＳｉＮ膜をＣＶＤ法により堆積させる。この後、フォトリソグラフィにより所望の形状に加工されたレジストなどをマスクに、そのＳｉＮ膜をＲＩＥ法により所望の形状に加工する。このようにして、上記マスクパターン３１は形成される。
【００２４】
次いで、たとえば図１０（ａ）〜（ｅ）に示すように、上記マスクパターン３１をマスクに第２メタル膜２１ｂ’および第１メタル膜２１ａ’をＲＩＥ法により加工し、２層メタル膜構造のゲート電極部２１を形成する。その後、露出する絶縁膜１５’をＣＤＥ法やウェットエッチングなどによって剥離して、ゲート絶縁膜１５を形成する。
【００２５】
次いで、たとえば図１１（ａ）〜（ｅ）に示すように、Ｆｉｎ１２の露出面に対し、Ｎ導電型の不純物種を斜め方向からのイオン注入法などにより打ち込んで、ソース・ドレイン拡散層２３ａ，２３ｂを形成する。この際、ゲート電極部２１の直下には、ソース・ドレイン拡散層２３ａ，２３ｂが形成されない、所望のチャネル長を有するチャネル部（Ｆｉｎ１２）が形成される。
【００２６】
次いで、ＳｉＯ2 膜やＳｉＮ膜などの絶縁膜をＣＶＤ法により全面に成膜した後、その絶縁膜をＲＩＥ法にて所望の形状に加工する。これにより、たとえば図１２（ａ）〜（ｅ）に示すように、ゲート電極部２１の側壁部分にそれぞれゲート側壁絶縁膜２２が形成される。
【００２７】
次いで、たとえば図１３（ａ）〜（ｅ）に示すように、ソース・ドレイン拡散層２３ａ，２３ｂが形成されたＦｉｎ１２の外周部に、Ｆｉｎ１２の幅を拡張するための単結晶Ｓｉ膜３３を、ＣＶＤ法により選択的に成膜する。
【００２８】
次いで、たとえば図１４（ａ）〜（ｅ）に示すように、上記単結晶Ｓｉ膜３３にイオン注入法によりＮ導電型の不純物種を打ち込んで、ソース・ドレインの高濃度拡散層２４ａ，２４ｂを形成する。
【００２９】
次いで、ゲート電極部２１上の絶縁膜（マスクパターン）３１を、たとえばウェットエッチングにより剥離した後、ソース・ドレインの高濃度拡散層２４ａ，２４ｂ上にシリサイド層２５ａ，２５ｂを形成する。このシリサイド層２５ａ，２５ｂは、たとえば高濃度拡散層２４ａ，２４ｂ上にＰＶＤ法により金属材料を成膜した状態で行われる、急峻アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ（以下、ＲＴＡと略記する））法により形成される。これにより、たとえば図１（ａ）〜（ｅ）に示した構成のＦｉｎ−ＦＥＴが完成される。
【００３０】
その後、層間絶縁膜を堆積し、ゲート電極部２１およびソース・ドレイン電極とのコンタクトを取るための配線を形成する工程などを経ることにより、所望のＦｉｎ型構造を有するＭＩＳ型半導体装置が実現される（いずれも図示していない）。
【００３１】
図１５は、上記した構成のＦｉｎ−ＦＥＴ（ＮＭＯＳ）における、オフリーク電流の低減の効果（サブスレッショルド特性）について示すものである。ここでは、ゲート電極が単層メタル膜（たとえば、仕事関数Φm1，Φm2＝４．７ｅＶ）からなるＦｉｎ−ＦＥＴを従来構造とし、それとの対比により示している。なお、図の横軸はゲート電圧（Ｖｇ［Ｖ］）であり、縦軸はドレイン電流（Ｉｄ［Ａ／μｍ］）である。
【００３２】
すなわち、本図からも明らかなように、ゲート電極部２１を２層メタル膜（仕事関数Φm1＝５．０ｅＶ，Φm2＝４．７ｅＶ）構造とした本実施形態のＦｉｎ−ＦＥＴの場合、従来構造のＦｉｎ−ＦＥＴに比べて、オフリーク電流、つまりゲート電圧Ｖｇが０［Ｖ］時のリーク電流を１／１０程度にまで低減できる。
【００３３】
上記したように、Ｆｉｎ−ＦＥＴにおいて、ゲート電極部を、異なる仕事関数を有する第１および第２の電極材料を用いて形成される第１および第２のゲート電極を積層してなる構成としている。たとえば、形成されるＦｉｎ−ＦＥＴの導電型がＮ型の場合には、第１の仕事関数を有する第１メタル膜を用いて形成される第１のゲート電極と、この第１のゲート電極上に積層された、上記第１のゲート電極よりもしきい値が小さくなるような、すなわち仕事関数が第１の仕事関数よりも小さい第２の仕事関数を有する第２メタル膜を用いて形成される第２のゲート電極とによって、ゲート電極部が構成されている。また、Ｆｉｎ−ＦＥＴの導電型がＰ型の場合には、第１の仕事関数を有する第１メタル膜を用いて形成される第１のゲート電極と、この第１のゲート電極上に積層された、第１のゲート電極よりもしきい値が小さくなるような、すなわち仕事関数が第１の仕事関数よりも大きい第２の仕事関数を有する第２メタル膜を用いて形成される第２のゲート電極によって、ゲート電極部が構成されている。これにより、チャネル部の不純物濃度を上げることなく、短チャネル効果によって下がるＦｉｎ−ＦＥＴのしきい値を上げることが可能となる。したがって、チャネル部の不純物濃度を低濃度に保ったまま、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能となる。ゆえに、チャネル部の不純物濃度の増加にともなう、移動度の劣化やソース・ドレイン間の接合リーク（容量）の増大、しきい値のばらつきなど、Ｆｉｎ−ＦＥＴの性能の劣化を防止しつつ、オフリーク電流の抑制が可能となるものである。
【００３４】
なお、上述した第１の実施形態においては、仕事関数Φm1が５．０ｅＶである第１メタル膜２１ａ’と仕事関数Φm2が４．７ｅＶである第２メタル膜２１ｂ’とを用いて、ゲート電極部２１を構成する第１および第２のゲート電極２１ａ，２１ｂを形成するようにした場合について説明した。上記第１および第２メタル膜２１ａ’，２１ｂ’としては、たとえば図１６に示すように、適宜、Ｆｉｎ−ＦＥＴにおけるオフリーク電流を減少させるのに有効なメタル材料が仕事関数に応じて選択される。ただし、図１６において、同じメタル材料であっても仕事関数が異なるのは、引用した参考文献が異なることによる。
【００３５】
［第２の実施形態］
図１７は、本発明の第２の実施形態にしたがった半導体装置（Ｆｉｎ−ＦＥＴ）の基本構成を示すものである。なお、同図（ａ）は斜視図であり、同図（ｂ）は平面図、同図（ｃ）は図（ａ）のIIｃ−IIｃ線に沿う断面図、同図（ｄ）は図（ａ）のIIｄ−IIｄ線に沿う断面図、同図（ｅ）は図（ａ）のIIｅ−IIｅ線に沿う断面図である。ここでは、第１のゲート電極を、少なくともＦｉｎに隣接する、第２のゲート電極の一部に対応して設けるようにした場合について説明する。また、第１の実施形態に示したＦｉｎ−ＦＥＴ（図１（ａ）〜（ｅ）参照）と同一部分には同一符号を付し、詳しい説明は割愛する。
【００３６】
すなわち、この第２の実施形態にかかるＦｉｎ−ＦＥＴは、たとえば図１７（ａ）〜（ｅ）に示すように、ゲート電極部２１Ａを構成する第１のゲート電極２１Ａ−ａが、少なくともＦｉｎ１２に隣接する、第２のゲート電極２１Ａ−ｂの一部にのみ対応して設けられている点で、第１の実施形態に示したＦｉｎ−ＦＥＴと異なっている。
【００３７】
以下に、図１８（ａ）〜（ｅ）ないし図２０（ａ）〜（ｅ）を参照して、上記した構成のＦｉｎ−ＦＥＴの製造方法について説明する。ここでは、Ｆｉｎ−ＦＥＴの導電型をＮ型とし、第１のゲート電極２１Ａ−ａを、たとえば第１の仕事関数（Φm1＝５．０ｅＶ）を有するメタル（第１の電極材料）を用いて形成するとともに、第２のゲート電極２１Ａ−ｂを、たとえば上記第１のゲート電極２１Ａ−ａよりもしきい値が小さくなるような、すなわち仕事関数が第１の電極材料よりも小さい第２の仕事関数（Φm2＝４．７ｅＶ）を有するメタル（第２の電極材料）を用いて形成するようにした場合について説明する。なお、各図１８〜２０において、図（ａ）は図１７（ａ）に対応する斜視図であり、図（ｂ）は図１７（ｂ）に対応する平面図であり、図（ｃ）は図１７（ｃ）に対応する断面図であり、図（ｄ）は図１７（ｄ）に対応する断面図であり、図（ｅ）は図１７（ｅ）に対応する断面図である。
【００３８】
本実施形態の場合、Ｓｉ基板１１の一部を加工してＦｉｎ１２を形成し、素子分離のための絶縁膜１３を薄膜化するまでは、第１の実施形態の場合と同様である（たとえば、図５（ａ）〜（ｅ）参照）。
【００３９】
次いで、たとえば図１８（ａ）〜（ｅ）に示すように、全面に、ゲート絶縁膜１５となるＳｉＯ、ＨｆＳｉＯ、ＨｆＡｌＯ、ＨｆＯなどの絶縁膜１５’を、ＣＶＤ法やＰＶＤ法により成膜する。続いて、上記絶縁膜１５’上に、第２のゲート電極２１Ａ−ｂよりも高いしきい値となるような第１の仕事関数（Φm1＝５．０ｅＶ）を有するＴａＮ膜、Ｒｕ膜、ＴｉＡｌＮ膜などの第１メタル膜（第１の電極材料）２１Ａ−ａ’を、ＣＶＤ法やＰＶＤ法により成膜する。
【００４０】
次いで、たとえば図１９（ａ）〜（ｅ）に示すように、第１メタル膜２１Ａ−ａ’を所望の形状となるようにＲＩＥ法により加工し、少なくともＦｉｎ１２に隣接し、かつ、第２のゲート電極２１Ａ−ｂの一部にのみ対応する、第１のゲート電極２１Ａ−ａを形成する。
【００４１】
次いで、たとえば図２０（ａ）〜（ｅ）に示すように、全面に、第１のゲート電極２１Ａ−ａよりも低いしきい値となるような第２の仕事関数（Φm2＝４．７ｅＶ）を有するＨｆＮ膜、ＮｉＳｉ膜、Ｍｏ膜、ＴｉＮ膜などの第２メタル膜（第２の電極材料）２１Ａ−ｂ’を、ＣＶＤ法やＰＶＤ法により成膜した後、その表面をＣＭＰ法により平坦化する。
【００４２】
この後、上述した第１の実施形態の場合と同様に、ゲート加工、ソース・ドレイン形成、ゲート側壁形成、サリサイド形成などを行って、図１７（ａ）〜（ｅ）に示した構成のＦｉｎ−ＦＥＴが完成される。
【００４３】
その後、層間絶縁膜を堆積し、ゲート電極部２１Ａ、ソースおよびドレイン電極とのコンタクトを取るための配線を形成する工程などを経ることにより、所望のＦｉｎ型構造を有するＭＩＳ型半導体装置が実現される（いずれも図示していない）。
【００４４】
上記の構成によっても、第１の実施形態に示したＦｉｎ−ＦＥＴの場合と同様に、チャネル部の不純物濃度を低濃度に保ったまま、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能である。
【００４５】
［第３の実施形態］
図２１は、本発明の第３の実施形態にしたがった半導体装置（Ｆｉｎ−ＦＥＴ）の基本構成を示すものである。なお、同図（ａ）は斜視図であり、同図（ｂ）は平面図、同図（ｃ）は図（ａ）のIIIｃ−IIIｃ線に沿う断面図、同図（ｄ）は図（ａ）のIIIｄ−IIIｄ線に沿う断面図、同図（ｅ）は図（ａ）のIIIｅ−IIIｅ線に沿う断面図である。ここでは、基板の上面に選択エピタキシャル成長法により選択的にＦｉｎが形成されてなる場合について説明する。また、第１の実施形態に示したＦｉｎ−ＦＥＴ（図１（ａ）〜（ｅ）参照）と同一部分には同一符号を付し、詳しい説明は割愛する。
【００４６】
すなわち、この第３の実施形態にかかるＦｉｎ−ＦＥＴの場合、たとえば図２１（ａ）〜（ｅ）に示すように、Ｆｉｎ１２ＢがＳｉ基板１１Ｂの上面に選択エピタキシャル成長法により選択的に形成されてなるとともに、そのＦｉｎ１２Ｂの側面に沿うようにしてゲート絶縁膜１５Ｂが設けられている点で、第１の実施形態に示したＦｉｎ−ＦＥＴと異なっている。より具体的には、ゲート絶縁膜１５Ｂは、ゲート電極部２１Ｂの直下においては、Ｆｉｎ１２Ｂとゲート電極部２１Ｂ（第１のゲート電極２１Ｂ−ａおよび第２のゲート電極２１Ｂ−ｂ）との間およびＦｉｎ１２Ｂと絶縁膜１３との間にそれぞれ設けられ、ゲート電極部２１Ｂの直下以外においては、Ｆｉｎ１２Ｂと絶縁膜１３との間にのみ設けられている。
【００４７】
以下に、図２２（ａ）〜（ｅ）ないし図２６（ａ）〜（ｅ）を参照して、上記した構成のＦｉｎ−ＦＥＴの製造方法について説明する。ここでは、Ｆｉｎ−ＦＥＴの導電型をＮ型とし、第１のゲート電極２１Ｂ−ａを、たとえば第１の仕事関数（Φm1＝５．０ｅＶ）を有するメタル（第１の電極材料）を用いて形成するとともに、第２のゲート電極２１Ｂ−ｂを、たとえば上記第１のゲート電極２１Ｂ−ａよりもしきい値が小さくなるような、すなわち仕事関数が第１の電極材料よりも小さい第２の仕事関数（Φm2＝４．７ｅＶ）を有するメタル（第２の電極材料）を用いて形成するようにした場合について説明する。なお、各図２２〜２６において、図（ａ）は図２１（ａ）に対応する斜視図であり、図（ｂ）は図２１（ｂ）に対応する平面図であり、図（ｃ）は図２１（ｃ）に対応する断面図であり、図（ｄ）は図２１（ｄ）に対応する断面図であり、図（ｅ）は図２１（ｅ）に対応する断面図である。
【００４８】
まず、たとえば図２２（ａ）〜（ｅ）に示すように、Ｓｉ基板１１Ｂの上面に、素子分離のための絶縁膜１３、第１のゲート電極２１Ｂ−ａとなる第１メタル膜（第１の電極材料）２１Ｂ−ａ’、および、第２のゲート電極２１Ｂ−ｂとなる第２メタル膜（第２の電極材料）２１Ｂ−ｂ’を、順に、ＣＶＤ法やＰＶＤ法によりそれぞれ所望の膜厚となるように成膜する。なお、この段階での上記第２メタル膜２１Ｂ−ｂ’の膜厚は、たとえば、形成しようとするＦｉｎ１２Ｂの高さに応じて制御される。第１メタル膜２１Ｂ−ａ’としては、たとえば、第１の仕事関数（Φm1＝５．０ｅＶ）を有するＴａＮ膜、Ｒｕ膜、ＴｉＡｌＮ膜などが用いられる。第２メタル膜２１Ｂ−ｂ’としては、たとえば、第１のゲート電極２１Ｂ−ａよりも低いしきい値となるような、すなわち仕事関数が第１のゲート電極２１Ｂ−ａよりも小さい第２の仕事関数（Φm2＝４．７ｅＶ）を有するＨｆＮ膜、ＮｉＳｉ膜、Ｍｏ膜、ＴｉＮ膜などが用いられる。
【００４９】
この後、トレンチ４０を形成するために、レジストなどのマスク（図示していない）を用いて、たとえばＲＩＥ法により、絶縁膜１３、第１メタル膜２１Ｂ−ａ’、および、第２メタル膜２１Ｂ−ｂ’を所望のトレンチ形状に加工する。
【００５０】
次いで、たとえば図２３（ａ）〜（ｅ）に示すように、所望のトレンチ形状に加工された絶縁膜１３、第１メタル膜２１Ｂ−ａ’、および、第２メタル膜２１Ｂ−ｂ’をそれぞれ覆うようにして、ゲート絶縁膜１５ＢをＣＶＤ法やＰＶＤ法により成膜する。
【００５１】
次いで、たとえば図２４（ａ）〜（ｅ）に示すように、トレンチ４０の底部のＳｉ基板１１Ｂを露出させるために、ゲート絶縁膜１５ＢをＲＩＥ法により部分的に剥離する。その後、素子領域となるＦｉｎ１２Ｂを形成するために、たとえば選択エピタキシャル成長法により、単結晶Ｓｉ（基板がＳｉＧｅまたはＧｅの場合にはそれぞれＳｉＧｅまたはＧｅ）などをトレンチ４０内に選択的に成長させる。
【００５２】
次いで、全面に、ＳｉＮ膜などをＣＶＤ法により成膜し、それを、レジスト（図示していない）などを用いてＲＩＥ法により所望の形状に加工する。こうして、たとえば図２５（ａ）〜（ｅ）に示すように、ゲート電極部２１Ｂとチャネル部との間のリークを防止するための絶縁膜４１を形成する。
【００５３】
次いで、たとえば図２６（ａ）〜（ｅ）に示すように、上記絶縁膜４１を覆うように、再度、上記第２メタル膜２１Ｂ−ｂ’をＣＶＤ法やＰＶＤ法により成膜した後、その上面をＣＭＰ法により平坦化する。
【００５４】
この後、上述した第１の実施形態の場合と同様に、ゲート加工、ソース・ドレイン形成、ゲート側壁形成、サリサイド形成などを行って、図２１（ａ）〜（ｅ）に示した構成のＦｉｎ−ＦＥＴが完成される。
【００５５】
その後、層間絶縁膜を堆積し、ゲート電極部２１Ｂ、ソースおよびドレイン電極とのコンタクトを取るための配線を形成する工程などを経ることにより、所望のＦｉｎ型構造を有するＭＩＳ型半導体装置が実現される（いずれも図示していない）。
【００５６】
上記の構成によっても、第１の実施形態に示したＦｉｎ−ＦＥＴの場合と同様に、チャネル部の不純物濃度を低濃度に保ったまま、Ｆｉｎの下部で生じるパンチスルーを抑制でき、オフリーク電流を減少させることが可能である。
【００５７】
特に、この第３の実施形態においては、第１のゲート電極２１Ｂ−ａの膜厚を高精度に制御できる。
【００５８】
なお、第２の実施形態に示したように、第１のゲート電極２１Ｂ−ａを、少なくともＦｉｎ１２Ｂに隣接する、第２のゲート電極２１Ｂ−ｂの一部にのみ対応させるようにして設けることも可能である。
【００５９】
また、上述した各実施形態においては、Ｓｉ基板を用いた場合を例に説明したが、これに限定されるものではなく、たとえばＳｉＧｅ基板またはＧｅ基板であっても同様に実施することができる。
【００６０】
また、Ｎ導電型に限らず、Ｐ導電型のＦｉｎ−ＦＥＴを形成することも容易に可能である。たとえば、Ｆｉｎ−ＦＥＴの導電型がＰ型の場合、第１の仕事関数を有する第１メタル膜を用いて形成される第１のゲート電極と、この第１のゲート電極上に積層された、上記第１のゲート電極よりも仕事関数が大きくなるような第２の仕事関数を有する第２メタル膜を用いて形成される第２のゲート電極とによって、ゲート電極部が構成される。
【００６１】
また、第１および第２のゲート電極を積層してなる構成のゲート電極部としては、電極材料にメタル膜を用いてなる場合に限らず、ポリＳｉ膜などを用いて構成することも可能である。たとえば、ポリＳｉ膜を用いてゲート電極部を構成しようとする場合、ポリＳｉ膜によって、第１および第２のゲート電極の少なくとも一方を形成することが可能である。または、メタル化（フルシリサイド化など）したポリＳｉ膜によって、第１および第２のゲート電極の少なくとも一方を形成することが可能である。または、ポリＳｉ膜によって第１のゲート電極を形成するとともに、その第１のゲート電極を除く、第２のゲート電極に対応するポリＳｉ膜をメタル化することによっても実現できる。
【００６２】
さらには、ゲート電極部２１，２１Ａ，２１Ｂのように２層メタル膜構造に限らず、３層以上の多層膜構造とすることも可能である。たとえば図２７に示すように、ゲート電極部２１Ｃとしては、第１のゲート電極２１ａ上に、第３のゲート電極２１ｃを介して、第２のゲート電極２１ｂを積層してなる構成とすることもできる。この例において、たとえばＦｉｎ−ＦＥＴがＮ導電型の場合、第３のゲート電極２１ｃは意図的に形成する／形成しないにかかわらず、第１のゲート電極２１ａよりも仕事関数が小さく、かつ、第２のゲート電極２１ｂよりも仕事関数が大きくなるように、その仕事関数を設定することによって、Ｎ型Ｆｉｎ−ＦＥＴの駆動電流を上げることが可能となる。同様に、たとえばＦｉｎ−ＦＥＴがＰ導電型の場合、第３のゲート電極２１ｃは意図的に形成する／形成しないにかかわらず、第１のゲート電極２１ａよりも仕事関数が大きく、かつ、第２のゲート電極２１ｂよりも仕事関数が小さくなるように、その仕事関数を設定することによって、Ｐ型Ｆｉｎ−ＦＥＴの駆動電流を上げることが可能となる。
【００６３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態にしたがったＦｉｎ−ＦＥＴの基本構成を示す概略図。
【図２】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図３】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図４】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図５】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図６】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図７】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図８】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図９】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１０】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１１】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１２】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１３】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１４】図１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１５】図１のＦｉｎ−ＦＥＴにおけるサブスレッショルド特性について示す特性図。
【図１６】図１のＦｉｎ−ＦＥＴにおいて、ゲート電極に用いられるメタル材料と仕事関数との関係について示す図。
【図１７】本発明の第２の実施形態にしたがったＦｉｎ−ＦＥＴの基本構成を示す概略図。
【図１８】図１７のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図１９】図１７のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２０】図１７のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２１】本発明の第３の実施形態にしたがったＦｉｎ−ＦＥＴの基本構成を示す概略図。
【図２２】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２３】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２４】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２５】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２６】図２１のＦｉｎ−ＦＥＴの製造方法を説明するために示す概略図。
【図２７】Ｆｉｎ−ＦＥＴの他の構成例を示す断面図。
【符号の説明】
【００６５】
１１，１１Ｂ…Ｓｉ基板、１２，１２Ｂ…Ｆｉｎ、１５，１５Ｂ…ゲート絶縁膜、２１，２１Ａ，２１Ｂ，２１Ｃ…ゲート電極部、２１ａ，２１Ａ−ａ，２１Ｂ−ａ…第１のゲート電極、２１ｂ，２１Ａ−ｂ，２１Ｂ−ｂ…第２のゲート電極、２１ｃ…第３のゲート電極、２３ａ，２３ｂ…ソース・ドレイン拡散層、２４ａ，２４ｂ…高濃度拡散層、２５ａ，２５ｂ…シリサイド層。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、長手方向と短手方向を有するフィン型形の半導体層と、
ゲート絶縁膜を介して、前記半導体層の前記短手方向の側面に形成されたゲート電極部と、
前記半導体層内の前記ゲート絶縁層に隣接する位置に形成されたチャネル部と、
前記半導体層の前記チャネル部に対し前記長手方向に隣接して形成されたソース・ドレイン領域と
を備え、
前記ゲート電極部は、異なる仕事関数を有する複数の電極材料を積層してなることを特徴とする半導体装置。
【請求項２】
前記ゲート電極部は、少なくとも第１のゲート電極と、この第１のゲート電極上に形成された第２のゲート電極とから構成され、
前記第１のゲート電極におけるしきい値は、前記第２のゲート電極におけるしきい値よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置はｎチャネル型ＭＯＳＦＥＴであって、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体装置はｐチャネル型ＭＯＳＦＥＴであって、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも小さいことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ゲート電極部は、前記第１のゲート電極と前記第２のゲート電極との間に、さらに、前記第１の電極材料と前記第２の電極材料との中間の仕事関数を有する第３の電極材料を用いて形成される第３のゲート電極が設けられていることを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、長手方向と短手方向を有するフィン型形の半導体層と、
ゲート絶縁膜を介して、前記半導体層の前記短手方向の側面に形成されたゲート電極部と、
前記半導体層内の前記ゲート絶縁層に隣接する位置に形成されたチャネル部と、
前記半導体層の前記チャネル部に対し前記長手方向に隣接して形成されたソース・ドレイン領域と
を備え、
前記ゲート電極部は、異なる仕事関数を有する複数の電極材料を積層してなることを特徴とする半導体装置。
【請求項２】
前記ゲート電極部は、少なくとも第１のゲート電極と、この第１のゲート電極上に形成された第２のゲート電極とから構成され、
前記第１のゲート電極におけるしきい値は、前記第２のゲート電極におけるしきい値よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置はｎチャネル型ＭＯＳＦＥＴであって、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体装置はｐチャネル型ＭＯＳＦＥＴであって、
前記第１のゲート電極の仕事関数は、前記第２のゲート電極の仕事関数よりも小さいことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ゲート電極部は、前記第１のゲート電極と前記第２のゲート電極との間に、さらに、前記第１の電極材料と前記第２の電極材料との中間の仕事関数を有する第３の電極材料を用いて形成される第３のゲート電極が設けられていることを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２００７−８１３２９（Ｐ２００７−８１３２９Ａ）
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願番号】特願２００５−２７０７７２（Ｐ２００５−２７０７７２）
【出願日】平成１７年９月１６日（２００５．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願日】平成１７年９月１６日（２００５．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]