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Fターム[4M119DD55]の内容

MRAM・スピンメモリ技術 (17,699) | セル構成 (5,615) | 選択素子と記憶素子の位置関係 (261) | FETのSDの直上に記憶素子 (256)

Fターム[4M119DD55]に分類される特許

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【課題】書込電流を増大させることなく、高い保磁力を有し熱安定性を改善することができる記憶素子の提供。
【解決手段】記憶素子は、情報を磁性体の磁化状態により保持する記憶層と、記憶層に記憶された情報の基準となる磁化を有する磁化固定層と、記憶層と磁化固定層の間に設けられる非磁性体による中間層と、磁化固定層に隣接し、中間層の反対側に設けられる磁気結合層と、磁気結合層に隣接して設けられる高保磁力層とを有する。
そして記憶層、中間層、磁化固定層を有する層構造の積層方向に流れる電流に伴って発生するスピントルク磁化反転を利用して上記記憶層の磁化を反転させることにより情報の記憶を行うとともに磁気結合層が2層の積層構造となっている。 (もっと読む)


【課題】書き込み時に固定層が安定化された、垂直磁化型トンネル磁気抵抗効果素子を用いたスピントルク磁化反転応用の磁気メモリを提供する。
【解決手段】膜面に垂直な方向の磁化を有する自由層62と、膜面に垂直な一方向に磁化が固定された固定層64と、固定層と自由層の間に形成された非磁性障壁層63を有する磁気抵抗効果素子において、互いに隣接したメモリセルの固定層を一列方向に接続する。 (もっと読む)


【課題】スピントルク型磁気メモリにおいて、熱安定性及び反転電流のバラツキを抑制する。
【解決手段】上記記憶素子は、情報を磁性体の磁化状態により保持する記憶層と、上記記憶層に記憶された情報の基準となる磁化を有する磁化固定層と、上記記憶層と上記磁化固定層の間に設けられる非磁性体による中間層とを有する。そして積層方向に流れる電流に伴って発生するスピントルク磁化反転を利用して記憶層の磁化を反転させることにより情報の記憶を行う。この構成において、記憶層の飽和磁化をMs(emu/cc)、上記記憶層の膜厚をt(nm)としたときに、記憶層の膜厚tは、(1489/Ms)−0.593<t<(6820/Ms)−1.55を満たすようにする。 (もっと読む)


【課題】基準素子におけるディスターバンスの発生を防止することができる磁気メモリデバイスを提供する。
【解決手段】基準セル28が、基準素子20を含む。基準素子は、固定磁化層21、絶縁層22、自由磁化層23を含み、自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、メモリセル18の磁気抵抗素子10が平行状態のときの抵抗値と反平行状態のときの抵抗値との間の抵抗値を有する。基準素子に、基準素子の固定磁化層から自由磁化層に向かう読出電流を流し、磁気抵抗素子の抵抗値と、基準素子の抵抗値との大小関係に依存する物理量を検出することにより、情報の読出しを行う。 (もっと読む)


【課題】スピントルク型磁気メモリにおいて、異方性エネルギーを大きくし、微細化しても十分な熱揺らぎ耐性を有するようにする。
【解決手段】記憶素子は、膜面に対して垂直な磁化を有し、情報を磁性体の磁化状態により保持する記憶層と、記憶層に記憶された情報の基準となる、膜面に対して垂直な磁化を有する磁化固定層と、上記記憶層と上記磁化固定層の間に設けられる非磁性体による中間層とにより、MTJ構造を持つ。これに加え、記憶層に隣接する、Cr、Ru、W、Si、Mnの少なくとも一つからなる保磁力強化層と、保磁力強化層に隣接する酸化物によるスピンバリア層を設ける。 (もっと読む)


【課題】MRAMの下層強誘電体層と上層強誘電体層がショートしているか否かを検査することができる。
【解決手段】TEG素子100は、テスト用下層強誘電体層112、テスト用トンネル絶縁膜114、及びテスト用上層強誘電体層116を有している。テスト用下層強誘電体層112は、下層強誘電体層42と同一層に位置し、下層強誘電体層42と同一材料により形成されており、第1テスト用パッド120に接続している。テスト用トンネル絶縁膜114は、トンネル絶縁膜44と同一層に位置し、トンネル絶縁膜44と同一材料により形成されている。テスト用上層強誘電体層116は、上層強誘電体層46と同一層に位置し、上層強誘電体層46と同一材料により形成されており、第2テスト用パッド130に接続している。 (もっと読む)


【課題】書込電流を増大させることなく、高い保持力を有し熱安定性を改善することができる記憶素子の提供。
【解決手段】記憶素子は、情報を磁性体の磁化状態により保持する記憶層と、記憶層に記憶された情報の基準となる磁化を有する磁化固定層と、記憶層と磁化固定層の間に設けられる非磁性体による中間層と、記憶層に隣接し中間層と反対側に設けられるキャップ層と、キャップ層に隣接し記憶層と反対側に設けられる金属キャップ層を有する。そして記憶層、中間層、磁化固定層を有する層構造の積層方向に流れる電流に伴って発生するスピントルク磁化反転を利用して記憶層の磁化を反転させることにより情報の記憶を行う。そして中間層とキャップ層は酸化物であり、金属キャップ層はPdもしくはPtで構成されているものとする。 (もっと読む)


【課題】MTJ素子の形状およびサイズのばらつきを抑制し、かつ、MTJ素子を製造し易い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。複数の磁気トンネル接合素子は、半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能である。複数のセルトランジスタは、半導体基板に形成され、磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる。複数のゲート電極は、セルトランジスタに含まれ、セルトランジスタの導通状態を制御する。複数のアクティブエリアは、セルトランジスタが形成され、前記ゲート電極に対して(90−atan(1/3))の角度で交差する方向に延伸している。 (もっと読む)


【課題】 セル面積を縮小させつつ、コストの増大を抑制する。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、第1の方向Xに所定のピッチ2Fを有して配置され、第1の方向と直交する第2の方向Yに延在された第1及び第2のゲート電極GC1、GC2と、第1及び第2のゲート電極間の上方に配置された磁気抵抗素子MTJaと、磁気抵抗素子より高い位置に配置され、磁気抵抗素子と第1の方向にピッチの半分の距離Fを有して配置された電極層UE2と、電極層より高い位置に配置され、第1の方向に延在された配線M1と、磁気抵抗素子と配線との接続及び電極層と配線との接続を1つの導電層で行うビアV1Yと、を具備する。 (もっと読む)


【課題】TMR素子間の特性のばらつきを低減でき、かつ製造歩留まりの高い不揮発性磁気メモリの製造方法およびその構造を提供する。
【解決手段】TMR素子を含む磁気記憶装置の製造方法が、配線層が設けられた層間絶縁膜の上に、絶縁膜を形成する工程と、絶縁膜に、配線層が露出するように開口部を形成する開口工程と、開口部を埋めるように、絶縁膜上に金属層を形成する金属層形成工程と、CMP法を用いて絶縁膜上の金属層を研磨除去し、開口部内に残った金属層を下部電極とするCMP工程と、下部電極上にTMR素子を形成する工程とを含む。 (もっと読む)


【課題】 界面磁性層が十分に結晶化された磁気ランダムアクセスメモリ及びその製造方法を提供する。
【解決手段】 実施形態に係る磁気ランダムアクセスメモリは、第1の磁性層、第1の界面磁性層、非磁性層、第2の界面磁性層、及び第2の磁性層が順に積層された磁気抵抗効果素子を有する。前記第1の磁性層の下層、前記第1の磁性層と前記第1の界面磁性層との間、前記第2の界面磁性層と前記第2の磁性層との間、及び前記第2の磁性層上のいずれかに第1の金属原子、第2の金属原子、及びB原子を含む金属層が設けられる。 (もっと読む)


【課題】セルサイズの微細化が可能な抵抗変化メモリを提供する。
【解決手段】抵抗変化メモリ10は、第1の方向に延在する複数のワード線と、第2の方向に延在する第1乃至第3のビット線と、第1及び第3のビット線に接続された複数の可変抵抗素子20と、半導体基板30内に設けられ、かつ斜め方向に延在する複数のアクティブ領域AAと、複数のアクティブ領域AAに設けられた、かつ可変抵抗素子20に接続された複数の選択トランジスタ21と、選択トランジスタと第3のビット線とを接続する複数のコンタクトプラグ37とを含む。複数の可変抵抗素子20は、第2の方向に並ぶようにして、第1のビット線の下方かつ複数のワード線間のそれぞれに配置された第1の可変抵抗素子群と、第2の方向に並ぶようにして、第3のビット線の下方かつ複数のワード線間のそれぞれに配置された第2の可変抵抗素子群とからなる。 (もっと読む)


【課題】集積度が高い磁気記憶装置を提供する。
【解決手段】実施形態に係る磁気記憶装置は、基板と、前記基板上に設けられた複数個の磁気抵抗効果素子と、を備える。そして、前記複数個の磁気抵抗効果素子のうち、上方から見て互いに最も近い位置にある2個の磁気抵抗効果素子は、前記基板からの距離が相互に異なる。 (もっと読む)


【課題】メモリセルまたはMTJ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる磁気記憶装置を提供する。
【解決手段】本実施形態の磁気記憶装置は、半導体層に離間して設けられたソース領域/ドレイン領域と、前記ソース領域/ドレイン領域間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域/ドレイン領域にそれぞれ設けられたソース電極/ドレイン電極と、前記ソース電極/ドレイン電極のうちの一方の電極上に設けられ、少なくとも第1および第2強磁性層と、前記第1および第2強磁性層間に設けられた絶縁性のトンネルバリア層とを備えた第1積層構造と、前記ソース電極/ドレイン電極のうちの他方の電極上に設けられ、少なくとも前記第1および第2強磁性層と同じ材料で形成された層を有し、前記第1積層構造と実質的に同じ高さを有するコンタクトプラグと、を備えている。 (もっと読む)


【課題】 配線の信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。
【解決手段】 実施形態に係る磁気ランダムアクセスメモリは、下部電極、磁気抵抗効果素子、上部電極が下層から順に積層された積層膜が設けられる。前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部が設けられる。前記上部電極上にバリアメタル膜が設けられる。前記バリアメタル膜上にコンタクトプラグが設けられる。 (もっと読む)


【課題】記憶素子の配置を均等にし、微細化および大容量化を実現可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のビット線と、複数のワード線と、互いに隣接する2本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルとを備える。2本のビット線間に接続された複数のメモリセルのそれぞれのセルトランジスタのゲートは、互いに異なるワード線に接続されている。互いに隣接する複数のメモリセルの複数の前記記憶素子および複数のセルトランジスタは、交互に直列に接続される。 (もっと読む)


【課題】 メモリセルの微細化を図りつつ、セル電流を確保する。
【解決手段】 実施形態による半導体記憶装置は、ゲート溝15と第1乃至第3の溝19a、19b、18とを有し、第1乃至第3の溝はゲート溝の底面に形成され、第3の溝は第1及び第2の溝の間に形成された半導体基板11と、第1の溝内形成された第1のゲート部21aと第2の溝内形成された第2のゲート部21bと第3の溝内形成された第3のゲート部21cとゲート溝内に形成された第4のゲート部21dとを有するゲート電極21と、を具備する。ゲート電極を有するセルトランジスタTrは、第1及び第3のゲート部間の半導体基板内に形成された第1のチャネル領域Ch1と、第2及び第3のゲート部間の半導体基板内に形成された第2のチャネル領域Ch2と、を有する。 (もっと読む)


【課題】読み出し時の誤書き込みを抑制する磁気素子及び不揮発性記憶装置を提供する。
【解決手段】実施形態によれば、第1導電層と、第2導電層と、中間配線と、第1積層部と、第2積層部と、を備えた磁気素子が提供される。中間配線は、第1導電層と第2導電層との間に設けられる。第1積層部は、第1導電層と中間配線との間に設けられる。第1積層部は、第1方向に磁化が固定された第1強磁性層と、第1強磁性層と積層され、磁化の方向が可変である第2強磁性層と、第1強磁性層と第2強磁性層との間に設けられた第1非磁性層と、を含む。第2積層部は、第2導電層と中間配線との間に設けられる。第2積層部は、磁化の方向が可変である第3強磁性層と、第3強磁性層と積層され、第2方向に磁化が固定された第4強磁性層と、第3強磁性層と第4強磁性層との間に設けられた第2非磁性層と、を含む。 (もっと読む)


【課題】磁化反転に必要とされる電流密度のマージンを広げる。
【解決手段】実施形態に係わる磁気メモリの製造方法は、磁化方向が可変である第1の磁性層16を形成する工程と、第1の磁性層16上にトンネルバリア層17を形成する工程と、トンネルバリア層17上に、磁化方向が不変である第2の磁性層19を形成する工程と、第2の磁性層19上にハードマスク層20を形成する工程と、ハードマスク層20をマスクにして第2の磁性層19のパターニングを行なう工程と、第2の磁性層19のパターニング後に、ハードマスク層20をマスクにしてGCIB照射を行うことにより、少なくとも第1の磁性層16内に磁気的及び電気的に不活性な領域Nonを形成する工程とを備える。 (もっと読む)


【課題】半導体装置の構成材料の特性劣化を抑制しつつ、基板とゲート絶縁膜との界面の界面準位密度を効率的に低減することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法では、基板100上に、ゲート絶縁膜102とゲート電極103とを含むトランジスタを形成する。さらに、基板100上に1層の配線層110を形成する処理と、1層の配線層110を配線パターンに加工する処理を1回以上行うことにより、基板100上に、1層以上の配線層113,115を含む配線構造を形成する。さらに、基板100上に、1層以上の配線層113,115のうちの少なくとも1層の配線層110が配線パターンに加工された後に、基板100上にマイクロ波を照射して基板100のアニールを行う。 (もっと読む)


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