【課題】本発明は半導体素子の製造方法を提供すること。
【解決手段】基板上に下地膜を形成する。前記下地膜上に犠牲膜を形成する。前記犠牲膜をパターニングして前記下地膜の所定領域を露出させる開口部を形成する。前記開口部内にマスク膜を形成する。前記マスク膜の一部または全部を酸化させて酸化物マスクを形成する。前記犠牲膜を除去する。前記酸化物マスクをエッチングマスクとして用いて前記下地膜をエッチングして下地膜パターンを形成する。 （もっと読む）

【課題】垂直磁化材料を適用し、ＴＭＲ比の高い磁気抵抗効果素子を提供する。
【解決手段】ＣｏＦｅＢ層４１／ＭｇＯバリア層１０／ＣｏＦｅＢ層４２の外側に融点が１６００℃以上の単体金属、もしくはその金属を含んだ合金からなる中間層３１，３２を挿入する。中間層３１，３２の挿入により、アニール時におけるＣｏＦｅＢ層の結晶化をＭｇＯ（００１）結晶側から進行させ、ＣｏＦｅＢ層をｂｃｃ（００１）で結晶配向させる。 （もっと読む）

【課題】自由層と固定層の相対的な磁化方向を平行から反平行に反転する際、選択トランジスタのバックバイアス効果による書き込み電流の減少を防止でき、かつメモリセルの面積増大を防ぐことができる磁気ランダムアクセスメモリを提供できる。
【解決手段】半導体基板上に形成され、磁化方向が固定された固定層と、固定層上に形成された非磁性層と、非磁性層上に形成され、磁化方向が可変である自由層とを含むＭＴＪ素子１１と、半導体基板に形成されたアクティブ領域１２と、アクティブ領域１２に形成された第１の拡散領域及び第２の拡散領域を有し、第１の拡散領域が自由層に電気的に接続された第１の選択トランジスタとを備える。さらに、アクティブ領域１２に形成された前記第１の拡散領域及び第３の拡散領域を有する第２の選択トランジスタと、固定層に電気的に接続された第１の配線とを備える。 （もっと読む）

減電圧のI/Oデバイスを含む抵抗ベースメモリが開示される。特定の一実施形態では、回路は、第1の抵抗メモリセルおよび第1の負荷トランジスタを含むデータ経路を含む。基準経路は、第2の抵抗メモリセルおよび第2の負荷トランジスタを含む。第1の負荷トランジスタおよび第2の負荷トランジスタは、回路内のコアトランジスタのコア供給電圧と同等の負荷供給電圧で動作するように構成された入出力(I/O)トランジスタである。
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直接接触を用いた磁気トンネル接合（ＭＴＪ）は、より低い抵抗、改善された生産量、及び、より単純な製造を有して製造される。より低い抵抗は、ＭＴＪの読み取り方法及び書き込み方法の両方を改善する。ＭＴＪ層（１２６）は、下部電極（１２４）上に堆積され、下部金属（１２２）に位置合わせされる。エッチング停止層（３０２）は、下部金属を囲う絶縁体のオーバーエッチングを防止するために下部金属に隣接して堆積され得る。下部電極は、実質的に平坦な表面を提供するためにＭＴＪ層の堆積前に平坦化される。さらに、下層（２０２）は、ＭＴＪの所望の特性を促進するためにＭＴＪ層の前に下部電極上に堆積され得る。
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【課題】スピン分極率の高いフルホイスラー合金と反強磁性結合を形成する磁性体を含む、ＴＭＲ比が高い磁気抵抗効果素子を用いたスピンＭＯＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１０上に形成されたフルホイスラー合金層１３と、フルホイスラー合金層１３上に形成された、面心立方格子構造を有する強磁性体層１４と、強磁性体層１４上に形成された非磁性層１５と、非磁性層１５上に形成された強磁性体層１６とを含む構造をソース及びドレインのうち少なくとも一つに備える。非磁性層１５を介して形成された強磁性層１４と強磁性層１６との間には反強磁性結合が形成されている。 （もっと読む）

【課題】磁気素子を備えた半導体装置の製造で、磁気素子のダメージを抑止し、下部電極膜の加工に灰化処理を用いないことで下層に存する導電部材の酸化を防止する。
【解決手段】半導体基板１０上で、上部電極膜４３上に形成したレジストマスク４４で上部電極膜４３をエッチングして上部電極４３ａとし、上部電極４３ａをマスクとしてＭＴＪ膜４２をエッチングしてＭＴＪ４２ａとし、上部電極４３ａ及びＭＴＪ４２ａを覆う保護膜４５ａを形成し、上部電極４３ａ及びＭＴＪ４２ａを保護膜４５ａを介して覆うように、保護膜４５ａ上にレジスト４６を形成し、レジストマスク４６で保護膜４５ａをエッチングし、保護膜４５ａをマスクとして下部電極膜４１エッチングして下部電極４１ａとし、上部電極４３ａ、ＭＴＪ４２ａ及び下部電極４１ａを覆うように保護膜４５ｂを形成して、保護膜４５ｂ上に層間絶縁膜４７を形成する。 （もっと読む）

【課題】磁気抵抗素子における磁場の漏洩をより抑制し、性能をより向上することが可能な半導体装置を提供する。
【解決手段】半導体基板は主表面を有する。磁気抵抗素子３２は半導体基板の上記主表面上に位置する。配線４３は上記磁気抵抗素子３２上に位置する。バリア層４１ａ、４１０は上記配線４３の側面および上面を連続するように覆うように配置される。クラッド層４１ｃ、４１ｄは上記バリア層４１ａ、４１０の、配線４３に対向する表面と反対側の表面を連続して覆うように配置される。上記磁気抵抗素子３２と上記配線４３と上記バリア層４１ａ、４１０と上記クラッド層４１ｃ、４１ｄとを含むメモリユニットが複数形成される。複数の上記メモリユニットが配線４３の延在する方向に交差する方向に並列しており、複数のメモリユニット間でクラッド層４１ｃ、４１ｄが分離されている。 （もっと読む）

【課題】磁気抵抗素子における磁場の漏洩をより抑制し、性能をより向上することが可能な半導体装置を提供する。
【解決手段】下部電極３１は、半導体基板１００の主表面上に形成される。磁気抵抗素子３２は、固定層３５と、トンネル絶縁膜３８と、自由層３７とを含む。上部電極４４は、自由層３７のトンネル絶縁膜３８と対向する一方の主表面と反対側に位置する他方の主表面上に配置される。磁気抵抗素子３２を構成する固定層３５は、下部電極３１の一方の主表面上に配置された、磁化の方向が一定である層である。自由層３７は、トンネル絶縁膜３８の、固定層３５と対向する一方の主表面と反対側に位置する他方の主表面上に配置された、磁化の方向が可変である層である。上記下部電極３１、固定層３５、トンネル絶縁膜３８、自由層３７、上部電極４４の積層方向に交差する方向において、上部電極４４の幅は、下部電極３１および固定層３５の幅よりも小さい。 （もっと読む）

【課題】垂直磁気トンネル接合構造体並びにそれを含む磁性素子、及びその製造方法を提供することである。
【解決手段】本発明の垂直磁気トンネル接合は、上部磁性層及び下部磁性層のうちいずれか１層の磁性層に自由層を含み、トンネリング層と自由層との間に、分極強化層と交換遮断層とが積層されており、該交換遮断層は、非晶質の非磁性層であり、該分極強化層は、Ｆｅ層、体心立方（ｂｃｃ）構造を有するＦｅ系合金層、ＣｏＦｅＢ系非晶質合金層、Ｌ２１型ホイスラ（Ｈｅｕｓｌｅｒ）合金層及びそれらの複合層のうちいずれか１層であり、該非晶質非磁性層は、ジルコニウム・ベース非晶質合金層、チタン・ベース非晶質合金層、パラジウム・ベース非晶質合金層、アルミニウム・ベース非晶質合金層及びそれらの複合層のうちいずれか１層であり、また該非晶質非磁性層は、全体的には非晶質であるが、局所的にはナノ結晶構造を有するものでありうる。 （もっと読む）

【課題】抵抗変化メモリに用いられる素子特性の劣化を抑制できる。
【解決手段】本発明の例に関わる抵抗変化メモリは、配線６０と配線６５との交点に設けられ、第１及び第２の端部の少なくとも一方にシリサイド層３９を有する非オーミック素子３０と抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子２０とを含むセルユニットＣＵを具備し、シリサイド層３９は、Ｓｉ元素５０とシリサイドを形成する少なくとも１種類の３ｄ遷移金属元素５１と、３ｄ遷移金属元素５１の原子半径ｒ１より大きい原子半径ｒ２を有する少なくとも１種類の添加元素５２とを含む。 （もっと読む）

【課題】スピン注入型磁気ランダムアクセスメモリに関し、同じ面積でスイッチング電流Ｉcの小さなＭＴＪを用いてＭｕｌｔｉ−ｌｅｖｅｌｃｅｌｌ構造を構成するメモリを提供する。
【解決手段】フィルター層２２，３２が強磁性層２３，３３／非磁性層２４，３４／強磁性層２５，３５からなる反強磁性結合構造を有するとともに互いに異なったスイッチング電流特性を有する強磁性トンネル接合素子２１，３１を直列に複数個積層し、且つ、前記各強磁性トンネル接合素子２１，３１の平面面積を同じにする。 （もっと読む）

磁気トンネル接合（ＭＴＪ）デバイス及び製造方法が開示される。特定の実施形態では、底部電極（１１０、７０２）の上方に磁気トンネル接合構造（２０２）を形成することを含む方法が開示される。また、本方法は、磁気トンネル接合構造の上方及びこれに隣接する拡散障壁層（３０２、４０２）を形成することも含む。本方法は、拡散障壁層をエッチングバックして、磁気トンネル接合構造の上方の拡散障壁層を除去することを更に含む。また、本方法は、磁気トンネル接合構造の頂部 を導電層（６０４、７０４）に接続することも含む。
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電子デバイス製造プロセスは、下部電極層を堆積する段階を含む。次いで、電子デバイスが下部電極層上に製造される。下部電極層をパターニングする段階は電子デバイスを製造する段階後に、上部電極をパターニングする段階とは個別のプロセスで実施される。第１誘電体層は次いで、電子デバイスおよび下部電極層上に堆積され、上部電極層がそれに続く。上部電極は次いで、下部電極とは別のプロセスでパターン化される。上部および下部電極の別々のパターニングにより、電子デバイス間の誘電体材料におけるボイドが減少することによって収率が向上する。その製造プロセスが適切な１つの電子デバイスが、磁気トンネル接合（MTJ）である。
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【課題】容易に抵抗を調節することができ、高集積化が可能な導電構造物を含む半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板上に配置され、基板の導電領域を露出させる開口部を含む絶縁膜と、開口部内に配置されるバリア膜パターンと、バリア膜パターン上に配置され、開口部の外部に延長される酸化された部分及び開口部内に位置する酸化されなかった部分を含む導電パターンと、を具備し、導電パターンの幅がバリア膜パターンの厚さによって決定される。 （もっと読む）

【課題】磁性物質又は相変化物質を含む半導体素子のパターン構造物の形成方法を提供する。
【解決手段】基板上に、磁性物質又は少なくとも３つの元素を含む合金からなった相変化物質のいずれか一つの物質を含むエッチング対象膜を形成する段階と、少なくともアンモニア（ＮＨ_３）ガスを含むエッチングガスを使って前記エッチング対象膜をプラズマ反応性エッチングすることによってパターン構造物を形成する段階とを有する。 （もっと読む）

【課題】ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる技術を提供する。
【解決手段】配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する。まず、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子（アンモニアガス）と窒素を含有しない不活性分子（水素ガス、ヘリウム、アルゴン）とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。 （もっと読む）

【課題】素子作製時の加熱や、電流注入によって生じる熱等による磁気抵抗効果素子の特性劣化を防止することができる磁気抵抗効果素子構造体、この磁気抵抗効果素子構造体を用いた磁気ランダムアクセスメモリ、この磁気抵抗効果素子構造体を用いた空間光変調器を提供する。
【解決手段】固定層１０１と、中間層１０２と、反転層１０３とが積層された磁気抵抗効果素子１０を有し、固定層１０１に、遷移金属と希土類金属との磁性合金、Ｍｎを含む磁性合金、または、磁性多層膜のうちのいずれかを用いた磁気抵抗効果素子構造体１であって、磁気抵抗効果素子１０の上面に設けられた上部電極１１および磁気抵抗効果素子１０の下面に設けられた下部電極１２の間に、当該電極間を絶縁するための絶縁材１３を備え、絶縁材１３は、ＭｇＦ_２誘電体材料１３ａであり、ＭｇＦ_２誘電体材料１３ａは、固定層１０１の側面に当接して設けられていることを特徴とする。 （もっと読む）

【課題】２つの選択トランジスタと１つの抵抗性記憶素子から成るメモリセルのレイアウト面積を縮小する。
【解決手段】半導体記憶装置は、それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群とを含む。各メモリセルは、第１のトランジスタＴ１、第２のトランジスタＴ２および抵抗性記憶素子１０から成る。ロウ方向に隣接する２つのビット線対は、第１のビット線同士が共通接続され、もしくは第２のビット線同士が共通接続されて第１のカラムユニットを構成する。少なくとも片側の端部に配置される第１のビット線もしくは第２のビット線は、それと下層との接続部分よりも、第１のカラムユニットの中央寄りに配置される。 （もっと読む）

【課題】 スピン注入磁化反転を用いたメモリセルの読み出しディスターブを防ぎ、大電流で高速に読み出す。
【解決手段】 複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、選択されたメモリセルから情報を読み出す読み出し回路ＳＡ，ＬＡと、読み出し回路ＳＡ，ＬＡが読み出した情報に基づいて、選択されたメモリセルに書き換えを行う書き換え回路ＷＤ１，ＷＤ２とを有し、読み出し回路ＳＡ，ＬＡが選択されたメモリセルから情報を読み出す期間は、書き換え回路ＷＤ１，ＷＤ２が読み出し回路ＳＡ，ＬＡが読み出した情報に基づいて選択されたメモリセルに情報を書き込む期間より短い。 （もっと読む）