キャッシュコヒーレンスを拡張して、バッファリングしたデータを保持することでトランザクション実行をサポートする方法および装置が記載される。データアイテムに関連付けられたアドレスを参照するトランザクション格納処理をバッファリングされた形式で実行する。ここで、データアイテムを保持するべくキャッシュラインに関連付けられるコヒーレンス状態は、バッファリングされた状態に遷移させられる。バッファリングされたデータアイテムについてのローカルな要求に呼応して、データアイテムを提供して内部トランザクションの連続した順序を保つ。しかし、外部アクセス要求に対しては、ミスレスポンスを提供してトランザクション的に更新されるデータアイテムがコミットされるまではグローバルに可視状態とならないようにする。コミットされると、バッファリングされたラインを修正された状態に遷移させて、データアイテムをグローバルな可視状態にする。 （もっと読む）

【解決手段】 ハードウェア属性がトランザクション実行をサポートするためのメモリモデルを提供する方法および装置を説明する。読出監視属性、書込監視属性、または、バッファリング属性をロードする監視試験処理等、ハードウェア属性のロードが発生すると、ハードウェア属性が失われたことを損失フィールドが示している場合には、エラーが発行される。また、アドレスの依存関係およびアクセスの種類の依存関係に基づき、属性アクセス処理についてはブロックおよび転送等の依存関係処理が行なわれる。この結果、メモリモデルでは、属性が失われている場合、および、属性を試験する場合には、別の処理が可能となり、制限される。
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トランザクション的実行をサポートするべく、ハードウェアにおけるメモリアクセスを監視するための方法及び装置について記載する。属性は、物理記憶構造の粒度で検出することを考えずに、少なくともデータ項目の粒度で監視することを確かにする、データ項目への監視アクセスである。例えば、属性は、キャッシュの状態ビットに付加されて、新たなキャッシュコヒーレンシ状態を可能にする。選択的に決定されてもよいデータ項目に対する監視メモリアクセスに応じて、データ項目に関連付けられたコヒーレンシ状態が、監視された状態へと更新される。その結果、要求の種類及びデータ項目の監視されたコヒーレンシ状態を通じて、データ項目に対する無効な要求が検出される。 （もっと読む）

【課題】メモリに格納されたデータを使用して処理動作を実行する方法を提供すること。
【解決手段】この方法は、ローカルメモリに格納された第１データがデータキャッシュに格納された第２データに対して相対的にコヒーレントであるかどうかを判定するように構成されたスヌープ要求であって、バス上のデータキャッシュを識別する宛先情報と、データキャッシュ内で第２データが配置される場所を識別するキャッシュラインアドレスとを含むスヌープ要求を生成するステップと、スヌープ要求の、バスを介しての第２プロセッサへの送信ステップと、スヌープ要求からキャッシュラインアドレスの抽出ステップと、第２データがコヒーレントであるかの判定ステップと、完了情報を含む完了メッセージを生成するステップと、完了メッセージの、バスを介しての第１プロセッサへの送信ステップとを含む。 （もっと読む）

【課題】 ベクトルストア命令実行時におけるバウンダリ生成と後続のスカラロード命令の発行制御を高速化し、かつハードウェア量を削減することを目的とする。
【解決手段】 本発明のバウンダリ実行制御システムは、キャッシュと、キャッシュに対してスヌープ処理を行うスヌープ処理回路と、バウンダリチェック回路とを備える。バウンダリチェック回路は、複数のデータを並行して格納する命令であるベクトルストア命令の実行時に、更新するアドレスの最小値および最大値の少なくともいずれか一方をバウンダリとして記憶するとともに、最小値と最大値との排他的論理和演算の結果からマスクを生成し、キャッシュに対するスカラロード命令の発行要求時に、バウンダリとマスクとに基づいて、スヌープ処理の完了を待たずにスカラロード命令の発行を許可するか否かを判定する。 （もっと読む）

【課題】Ｌ２キャッシュなどの中間キャッシュからどのデータをまずエビクトすべきかを判定する機構を提供する。
【解決手段】データキャッシュ内のキャッシュラインに格納されたデータ４１４は、そのデータの再利用可能性を反映するデータクラスに基づいて分類される。データクラスは、タグストア４１２に格納され、タグストア内の各タグは、データキャッシュ内の単一のキャッシュラインに対応する。コマンドに関連するデータのためにキャッシュラインを予約する時に、タグルックアップユニットは、エビクトすべきデータを判定するために、タグストア内のデータクラスを調べる。低い再利用可能性を有するデータは、高い再利用可能性を有するデータより高い優先順位でエビクトされる。有利なことに、より低い再利用可能性を有するデータクラスに属するデータをエビクトすることは、システム内のキャッシュミスの回数を減らす。 （もっと読む）

【課題】プロセッサからの不正なアドレスへのキャッシュアクセスを遮断する機構を、キャッシュアクセスにかかる時間に対するオーバーヘッドを少なく実現する。
【解決手段】本発明は、アクセスが許可されるアドレス範囲が異なる複数のアプリケーション群１００、１０１からキャッシュメモリ１２０へのアクセスを制御し、不正アドレスへのアクセスを遮断するキャッシュメモリである。各アプリケーション群にそれぞれＩＤを付け、キャッシュメモリのタグフィールドを拡張し、キャッシュフィルを行う際にこのＩＤを記録しておく。ヒット判定の際に拡張タグフィールドとアクセス元のアプリケーション群のＩＤを比較することでアクセス制御を行う。 （もっと読む）

【課題】キャッシュメモリ装置及びその制御方法における処理性能を向上させること。
【解決手段】キャッシュメモリ装置１０は、データをキャッシュライン１１で記憶する１次キャッシュメモリ１を備えている。また、１次キャッシュメモリ１のラインサイズは、２次キャッシュメモリ２のラインサイズよりも大きくなるように構成されている。さらに、１次キャッシュメモリ１のキャッシュライン１１は、データを記憶する複数のデータエントリ部１１ａと、データエントリ部１１ａに対応して、データが有効又は無効であること示す複数の有効ビット部１１ｂと、キャッシュライン１１のアドレスを記憶するアドレスエントリ部１１ｃと、を含んでいる。 （もっと読む）

【課題】プロセッサのキャッシュ階層からのラインの追い出しを必要とせずに、領域コヒーレンス配列（ＲＣＡ）から追い出されたラインを正確に追跡する方法およびシステムを提供する。
【解決手段】ＲＣＡは、領域アドレス・タグ、領域コヒーレンス状態に関するビットのセット、およびプロセッサによりキャッシュされている領域ラインの数を追跡するライン・カウントから成る、領域エントリを含んだセット・アソシアティブ配列である。領域がＲＣＡから追い出され、追い出された領域からのラインがまだプロセッサのキャッシュにある（すなわち、領域のライン・カウントが非ゼロ）と、ＲＣＡライン・カウントが、対応するＲＶＨカウントに追加される。ＲＶＨカウントは、その後の、ＲＣＡからすでに追い出された領域のプロセッサ・キャッシュ追い出し／無効化に続いて、領域ライン・カウントの値だけデクリメントされる。 （もっと読む）

【課題】
プロセッサ要求を効率的に処理するためにキャッシュ・メモリ・システムを構成するための方法およびシステムを提供する。
【解決手段】
リージョン・キャッシュ、リージョン・コヒーレンス・アレイ、および低レベル・キャッシュを含むキャッシュ・エレメントのグループが待ち時間の要件および電力消費量の要件のトレードオフに基づいて構成される。選択されたキャッシュ構成は、キャッシュ・エレメントが相互に関してアクセスされる順序が他の利用し得る構成とは異なる。リージョン・キャッシュは、リージョン・コヒーレンス・アレイの電力消費量の要件、待ち時間の要件、および帯域幅の要件を削減するために多数の構成で使用される。リージョン・キャッシュは、大きいリージョン・コヒーレンス・アレイよりも前に（またはそのリージョン・コヒーレンス・アレイに並行して）プロセッサ要求によってアクセスされ、リージョン・キャッシュにおいてヒットした要求にリージョン・コヒーレンス状態および電力を効率的に提供する。 （もっと読む）

【課題】 キャッシュ・コヒーレンシーの維持管理を改善することを目的とする。
【解決手段】 一実施例では、キャッシュ・コヒーレンシー・プロトコルの制御を維持管理する際に役立つディレクトリを含む。ディレクトリは、相互接続を介して複数のキャッシング・エージェントに結合され、キャッシュ・ラインに関連するエントリを格納するように構成されてもよい。ディレクトリはまた、ディレクトリが同時スヌープ要求を送信できる前の時間遅延を決定するロジックを含む。他の実施例も記載される。 （もっと読む）

【課題】異なるサイズを有するデータのブロックを格納し、取り出す方法を提供する。
【解決手段】本方法は、ブロック記憶デバイス中に格納されるべき第１のデータ・セグメントを受け取るステップであって、前記第１のデータ・セグメントがアドレスを持っているステップを含むことができる。本方法は、また、前記第１のデータ・セグメントが標準サイズに適合するかどうかを判定するステップと、前記第１のデータ・セグメントが標準サイズを有しない場合に、前記宛先アドレスに従って前記第１のデータ・セグメントをソートするステップとを含むことができる。本方法は、さらに、非標準データ・セグメントを満たされていないブロック割付けの中に入れるステップと、第２の非標準データ・セグメントを、前記第２のデータ・セグメントが前記宛先識別子を有するとき、前記満たされていないブロック割付けの中に入れるステップとを含むことができる。他の実施形態も開示される。 （もっと読む）

【解決手段】
シェーダパイプテクスチャフィルタは、レベル１キャッシュシステムを記憶の主要方法として用いるが、レベル２キャッシュシステムに対する読み出し及び書き込みを必要に応じてレベル１キャッシュシステムにさせる能力を有している。レベル１キャッシュシステムはワイドチャネルメモリバスを介してレベル２キャッシュシステムと通信する。また、レベル１キャッシュシステムは、デュアルシェーダパイプテクスチャフィルタを支持するように構成されてよい一方で、レベル２キャッシュシステムへのアクセスを維持する。レベル１キャッシュシステムを記憶の主要方法として用い、レベル２キャッシュシステムに対しする読み出し及び書き込みを必要に応じてレベル１キャッシュシステムにさせる能力を有する方法もまた提示される。更にレベル１キャッシュシステムは、他のリソースの間で共有可能に画定されるメモリ領域を割り当てることができる。 （もっと読む）

【課題】演算プロセッサと制御プロセッサとの間の通信頻度を低減することが可能な情報処理装置を提供すること。
【解決手段】制御処理部と、ＯＳ及びファームウェアが動作する演算処理部とを備える情報処理装置が提供される。制御処理部は、各ハードウェアの状態情報が記録される第１のキャッシュと、第１のキャッシュの複数の状態情報を演算処理部に伝送する状態情報伝送部とを有する。ファームウェアは、複数の状態情報を制御処理部から取得する状態情報取得部と、複数の状態情報、及び当該複数の状態情報の取得時刻が記録される第２のキャッシュと、ＯＳからの要求時刻と取得時刻との時間差が所定値よりも小さいか否かを判定する時間差判定部と、その判定結果に応じて、再び状態情報を取得して応答するか、又は、第２のキャッシュに記録された状態情報を応答するかを決定する応答決定部とを有する。 （もっと読む）

【課題】 複数のプロセッサを用いたデータ処理装置に適用されるキャッシュメモリシステムについてキャッシュコヒーレンシを保ちながら記憶階層間での無駄なデータ転送を削減する技術を提供する。
【解決手段】 複数のプロセッサの各々は、データ転送なしストア命令を実行可能であり、複数の第１記憶階層部の各々は、自身に対応するプロセッサによるデータ転送なしストア命令の実行時にキャッシュミスヒットの発生に応答して転送制御信号を出力する。制御部は、複数のプロセッサに含まれる第１プロセッサの第１記憶階層部により転送制御信号が出力された場合、第１プロセッサの第１記憶階層部により指定される記憶領域に関して、少なくとも第２記憶階層部から第１プロセッサの第１記憶階層部へのデータ転送を実施せずに第１プロセッサの第１記憶階層部の状態情報を更新する。 （もっと読む）

【課題】メインメモリとキャッシュメモリを有するプロセッサとをそなえた複数のノードで構成される情報処理装置において、メモリアクセスのレイテンシを短縮するとともに、スヌープ処理のスループットを改善することを目的とする。
【解決手段】複数のノードＳＢ０，ＳＢ１のうち少なくとも１つのシステムコントローラ５０−１が、自ノードＳＢ０のメインメモリ３０，３１に存在する主データであって当該主データに対応するキャッシュデータが自ノードＳＢ０以外の複数のノードＳＢ１のキャッシュメモリ１４ａ〜１７ａ，１４ｂ〜１７ｂ内に存在しない主データに関する特定情報を保持する保持部５７−１をそなえている。 （もっと読む）

異なるキャッシュ・コヒーレンス・ドメイン内のエージェント間での情報共有を可能にする技法。ある実施形態では、グラフィック装置が、情報を記憶または読み出しするために一つまたは複数の処理コアによって使用される一つまたは複数のキャッシュを使用しうる。前記一つまたは複数のキャッシュは、前記グラフィック装置に関するプログラミングおよびコヒーレンス規則に影響しない仕方で、一つまたは複数の処理コアによってアクセスされうる。
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本発明は、複数の異なる種類の処理ユニットを含む再設定可能な情報処理システムの設定情報を表すビットストリームを階層化メモリにプリロードする方法である。本方法は、所与のタスクの実行に続いて所与の種類の処理ユニットで実行可能なタスクを決定する非実行ステップを含んでいる。本方法はまた、所与のタスクの実行中に、実行可能なタスクの各々について、所与のタスクの現在の実行に関する情報に依存する優先順位を計算するステップも含んでいる。本方法はまた、所与のタスクの実行中に、実行可能なタスクをそれらの優先順位に従いソートするステップも含んでいる。本方法はまた、所与のタスクの実行中に、優先順位が最高のタスクを優先させながら、実行可能なタスクの実行に有用な設定情報を表すビットストリームをメモリにプリロードするステップも含んでいる。
応用例：マイクロエレクトロニクス、内蔵システム （もっと読む）

【課題】 コンピュータ・システムのマシン・アーキテクチャのために定義されたセット・キー及びクリア・フレーム管理機能を提供すること。
【解決手段】 一実施形態において第１及び第２の汎用レジスタを識別するマシン命令が取得される。第１汎用レジスタから、ストレージ・フレームが小データ・ブロック又は大データ・ブロックのうちのどちらの１つであるかを示すフレーム・サイズ・フィールドが取得される。第２汎用レジスタから、命令がその上で実施されるべきストレージ・フレームのオペランド・アドレスが取得される。ストレージ・フレームが小ブロックであれば、命令は小ブロック上でのみ実施される。示されたストレージ・フレームが大データ・ブロックであれば、大データ・ブロック内の初期第１データ・ブロックのオペランド・アドレスが第２汎用レジスタから取得される。フレーム管理命令は、初期第１ブロックから開始して、全てのブロック上で実施される。 （もっと読む）

【課題】キャッシュコヒーレンシを維持するため、データ記憶領域と、これに対応する情報記憶領域とに対するアクセスを同時に行うことができ、かつシステムにおけるメモリのオーバーヘッドを抑制することができる半導体記憶装置を提供する。
【解決手段】複数のビット線及びワード線の交点に配置された複数のメモリセルからなり、データを記憶する複数のビット単位の単位データ領域からなるデータ記憶領域と、単位データ領域各々に対応し、単位データ領域に記憶されるデータに関する情報を記憶する単位情報領域からなる情報記憶領域とからなるメモリセルアレイと、ワード線を選択するロウアドレスデコーダと、ビット線を選択するカラムアドレスデコーダと、カラムアドレスの一部または全てを用い、情報記憶領域におけるデータ単位領域に対応した単位情報領域のビット線を選択する情報記憶領域アドレス生成回路とを有する。 （もっと読む）