【課題】データの共有に際して、いくつかの状況下において、データの一貫性の管理が要求されうる。
【解決手段】複数のデバイスのうちの一のデバイスからのデータコマンドを、複数のプロセッサシステム１００のうちの一のプロセッサシステム１００Ｂ内の第２アドレス集結部ＡＣ１Ｂに送信するステップと、他のプロセッサシステムであって、データコマンドにより送信されたデータを自身内に保存せしめる一つのプロセッサシステム１００Ａを選択するステップと、その選択されたプロセッサシステム１００Ａの第１アドレス集結部ＡＣ０Ａに、データコマンドを送信するステップと、選択されたプロセッサシステム１００Ａの第１アドレス集結部ＡＣ０Ａからのデータコマンドを、複数のプロセッサシステム１００のそれぞれに含まれる第２アドレス集結部ＡＣ１にブロードキャストするステップを提供する方法および装置を提供する。 （もっと読む）

【課題】 同一キャッシュブロックへのアクセス競合によるキャッシュミスを防止することができると共に、アクセス競合による待ち時間を最小限にすることができるようにする。
【解決手段】 排他制御では、図３に示すように、キャッシュブロック単位にロックアドレスを取得する（排他制御としてのロックを行う）。この排他処理で、２番目にプロセッサ“０１”により、プロセッサ“００”と同一アドレスの排他制御が行われると、エントリ００がすでにロックされた「ロック取得状態」であれば、ロックの取得を中止し、他の割り込み処理など、より優先順位の高いプロセスの実行を行う。 （もっと読む）

【課題】キャッシュ・コヒーレントな多重プロセッサ・システムにおいて、共用バスを使う低効率のスヌープ要求システムに替わる効率の良い簡単なスヌープ方法及び装置を提供する。
【解決手段】複数のプロセッシング・ユニットを有するマルチプロセッサ・コンピューティング環境においてキャッシュ・コヒーレンシをサポートするための方法及び装置であって、各プロセッシング・ユニットは、それに付随するするローカル・キャッシュ・メモリを有する。スヌープ・フィルタ・デバイスは、各々の処理ユニットに関連付けられており、ストリーム・レジスタ・セット及び関連するストリーム・レジスタ対比ロジックの使用に基づいてフィルタリング方法を実行する少なくとも一つのスヌープ・フィルタ基本要素を含む。どの時点においても、複数のストリーム・レジスタ・セットのうち、少なくとも一つのストリーム・レジスタ・セットはアクチブであり、少なくとも一つのストリーム・セットは履歴と標識される。さらに、スヌープ・フィルタ・ブロックは、キャッシュ・ラップ検知ロジックと動作可能に結合され、これにより、キャッシュ・ラップ状態が検知されると、アクチブなストリーム・レジスタ・セットの内容は履歴ストリーム・レジスタ・セットに移し替えられ、少なくとも一つのアクチブなストリーム・レジスタ・セットの内容がリセットされる。各フィルタ基本要素は、ストリーム・レジスタ対比ロジックを実行し、受信したスヌープ要求をプロセッサに転送するかあるいは廃棄するかを判断する。 （もっと読む）

簡潔に述べると、本発明の実施例に従うと、マルチスレッドされたコンピュータ処理を提供する装置および方法が提供される。本装置は、マルチバンク・キャッシュ・メモリ、命令プリデコード・ユニット、乗加算ユニット、コプロセッサおよび／または変換索引バッファ（ＴＬＢ）を共有するために適合した第１および第２演算処理ユニットを含む。本方法は、少なくとも２つのトランザクション開始者間でマルチバンク・キャッシュ・メモリの共有使用を含む。
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【課題】リード要求に対する処理性能を一層向上可能なマルチプロセッサ構成の情報処理装置を提供する。
【解決手段】システムコントローラは、キャッシュメモリに格納されるタグ情報のコピーを持つタグコピー部と、ライト要求を格納する複数のライトキューと、複数のライトキューに格納される複数のライト要求のアービトレーション結果が格納されるストアバッファとを備え、複数のプロセッサ装置のうち、一のプロセッサ装置によるリード要求が入力されるとき、キャッシュメモリに含まれるタグ情報とタグコピー部に含まれるタグ情報とが非同期である場合、一のプロセッサ装置と異なる他のプロセッサ装置により、リード要求に対応するアドレスに対するライト要求が入力されているかを複数のライトキューを検索し、複数のライトキューのいずれかに入力されていれば、リード要求に対応するアドレスに対するライト要求に含まれるデータを応答する。 （もっと読む）

【課題】ＳＭＰコンピュータ・システムのキャッシュで起こる障害に対して、事前にハードウェアの回復を施す。
【解決手段】アレイ組込みセルフテスト論理をコードおよびハードウェアと共に使用して、欠陥のあるキャッシュ・ラインまたはセットを削除し、対応するヒューズ修理値を識別し、予備ヒューズが使用不能な場合に先を見越してコール・ホームを行い、次のシステム再始動のためにソフト・ヒューズ修理をスケジューリングし、次の再始動時のライン削除をスケジューリングし、削除およびヒューズ修理をテーブルに保管し、ログ記録されていない欠けている削除がある場合にコール・ホームを行う。ヒューズ情報を、ハードウェア電子ヒューズまたはＥＰＲＯＭに、より永久的に保管することもできる。再始動中に、ＡＢＩＳＴが成功裡に動作するように、前の修理を計算機に適用することができ、また、検査に関して前の削除を維持することができる。 （もっと読む）

【課題】 本発明は、アドレススヌープ方法及びマルチプロセッサシステムに関し、多数のＩ／Ｏブロックをプロセッサブロックから独立させてマルチプロセッサシステムに容易に実装可能とすると共に、マルチプロセッサシステムの性能の上限の低下（レイテンシの増加）を防止可能とすることを目的とする。
【解決手段】 複数のプロセッサと複数のメモリからなるプロセッサブロックが複数個アドレス結合装置を介して複数のＩ／Ｏブロックと接続された構成のマルチプロセッサシステムにおけるアドレススヌープ方法において、任意の１つのプロセッサブロックからアクセスリクエストが発生したときに、前記アクセスリクエストに対して応答するか否かを判断するアドレススヌープ処理を、各Ｉ／Ｏブロックに代わって前記アドレス結合装置において行うように構成する。 （もっと読む）

将来のI/O命令を予測する代わりに、更に使用される見込みのないキャッシュデータの廃棄が予測され、それからキャッシュメモリにおける廃棄データを置換するためにデータがメインメモリからフェッチされる。従って、まず第一に更に使用されることが見込まれないデータを含むキャッシュメモリにおける位置が識別され、キャッシュメモリにおける上記位置を再び満たすように新たなデータを要求するためにプリフェッチ命令を実行することによって後続される。それ故にデータ処理システムは、ストリーミングデータを処理するための少なくとも一つのプロセッサ（１２）と、複数のキャッシュブロック（２１０）を有する少なくとも一つのキャッシュメモリ（２００）であって、前記キャッシュメモリ（２００）の一つは前記プロセッサ（１２）の各々に関連する少なくとも一つのキャッシュメモリ（２００）と、データを前記キャッシュメモリ（２００）にプリフェッチするための少なくとも一つのキャッシュコントローラ（３００）であって、前記キャッシュコントローラ（３００）の一つは前記キャッシュメモリ（２００）の各々に関連する少なくとも一つのキャッシュコントローラ（３００）とを有する。前記キャッシュコントローラ（３００）は、ペナルティなしで捨てられることが予測される第一のデータを含む前記キャッシュメモリ（２００）において少なくとも一つの位置を識別するための決定手段（３５０）と、前記位置における前記第一のデータを、前記位置に適合する第二のデータと置換するプリフェッチ命令を発行するためのプリフェッチ手段（３２０）とを有する。
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処理動作を効率的に実行するためのシステムおよび方法は、電子装置での処理動作を制御するように構成されたプロセッサと、電子情報を格納するために電子装置に結合されたメモリとを含む。プロセッサによってメモリ内のターゲットデータからコピーされたキャッシュデータを局所的に格納するために、キャッシュが設けられる。プロセッサは一般的に、キャッシュに格納されたキャッシュデータを変更する。外部装置がターゲットデータにアクセスするために読出し動作を開始すると、プロセッサはそれに応答してターゲットデータをキャッシュデータにより更新する。加えて、プロセッサは、その後の処理動作を容易にするために、キャッシュデータ保持手順を利用してキャッシュデータをキャッシュに局所的に保持する。
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【課題】メモリまでの配線を簡単化でき、面積増加と長距離配線による性能低下を防止でき、システムのスケーラビリティーの拡張性を向上できる共有メモリ装置を提供する。
【解決手段】各メモリシステム１１−１〜１１−ｎは、メモリマクロ１２とプロセッサ１３とを含み、各メモリマクロ１２は、ＤＲＡＭ等により構成されるメインメモリ（第１メモリ：ＭＥＭ１）１２１と、たとえばメインメモリ１２１により記憶容量の少ない記憶手段としての第２メモリ（ＭＥＭ２）１２２とを含む階層型メモリ構造を有し、第２メモリ１２１は、データ転送可能なメモリインタフェース１４を含んで構成され、異なるメモリシステム（本実施形態においては隣接するメモリシステム）のメモリマクロのメモリインタフェース同士が接続されている。 （もっと読む）

【課題】処理ロジックのうちの種々の部分の間でデータを共用しなければならない場合、セキュアデータへのアクセスを規制すること
【解決手段】メイン処理ロジックは補助処理ロジックによってアクセスできる割り当てられたメモリとすべきメモリの一部を定めることができ、補助処理ロジックによる割り当てられたメモリへのアクセスを制御するためのメモリ管理ユニットが設けられる。 （もっと読む）

【課題】
コンピュータシステムのシステム・コントローラＬＳＩ等のメモリ制御装置において、複数の記憶装置に分散されたデータへのメモリアクセスを効率良く行うこと。
【解決手段】
本発明は、サーバやＰＣ等のチップセットを構成し、メインメモリ及びＣＰＵ内部のキャッシュメモリとの間のデータ共有に関する制御を行うシステム・コントローラＬＳＩ等のメモリ制御装置において、ＣＰＵからのリード要求に対する応答として、自ノード配下のＣＰＵ内部のキャッシュメモリに登録されているデータを管理するＤＴＡＧの他に、対象データが自ノード配下の何れのＣＰＵ内部キャッシュメモリにも保持されていないという無主データ情報を保持するリテンションタグを有することによりＣＰＵ内部のキャッシュミスを契機としたインターコネクトのトラフィックの削減を目的とする。 （もっと読む）

【課題】キャッシュのヒット率をさらに高めて、性能を向上する。
【解決手段】記憶制御ノードは該記憶制御ノードに接続された記憶装置の該当するアドレス空間の特定の領域に関する制御権をどのキャッシュノードで有するかを管理する手段を備え、キャッシュノードは上位装置からのデータ要求を受けてキャッシュノードでキャッシュを検索し、キャッシュヒット時キャッシュ領域を用いてデータ要求を処理し、ミスヒット時、該当する記憶制御ノードに所定の制御権を要求し、該制御権を持つキャッシュノードが存在する場合、該制御権を持つキャッシュノードに排他処理させ該ノードのキャッシュ領域を用いて上位装置のデータ要求を処理し、該制御権を持つキャッシュノードが無い場合、該制御権を要求元のキャッシュノードに付与したことを登録して通知させ、該制御権が付与されたキャッシュノードは、該キャッシュノードのキャッシュでキャッシュ制御する。 （もっと読む）

競合解決手法は、各ノードが要求全てを、そのノードがそれ自体の要求を行った後に監視する場合に、競合する要求側のうちの少なくとも１つによって競合全てを検知し得るような整合性を備える。ラインが排他的状態、修正状態又はフォワード状態にある場合、一意の複製を保持しているノードで競合が解決される。競合の解決の勝者と場合によっては敗者が、競合をホーム・ノードに通知し、ホーム・ノードは競合通知を対にし、転送命令を出して、全ての要求ノードが最終的には要求データを受信するようにする。要求キャッシュ・ラインが非キャッシュ状態にあるか、共有状態にのみ存在する場合、ホーム・ノードはキャッシュ・ノードの複製を備え、競合を解決する。一実施例では、全ての応答の後の、応答メッセージが受信されるまでのブラックアウト期間は、競合ノード全てが関係する競合を競合ノードの全てが分かることを可能にする。 （もっと読む）

【課題】 スヌープ処理におけるＳＣ間の同期エラーの復旧の可能性を向上させるシステム制御装置、システム制御方法を提供する。
【解決手段】 外部から受信したメモリアクセス要求を保持し、エラーリトライ指示に従って再び出力するローカルポート部１１と、メモリアクセス要求をブロードキャストするブロードキャスト出力部１２と、ブロードキャストされたメモリアクセス要求を受信するブロードキャスト入力部２１と、受信したメモリアクセス要求を保持するグローバルポート部２２と、スヌープ処理を行った結果であるキャッシュステイタスを送受信し、キャッシュステイタスに基づいて同期エラーを検出し、同期エラーとなったメモリアクセス要求を保持するローカルポート部１１へエラーリトライ指示を出力するスヌープ制御部２３とを備える。
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【課題】コンピュータシステム内のメモリエラーの原因を正確に決定する装置を提供する。
【解決手段】本発明のシステムは、第１に、第１のプロセッサによってメインメモリにおけるメモリ位置へのアクセスの間、訂正可能なエラーを検出する（４０２）。訂正可能なエラーは、エラー検出および訂正回路によって検出される。次にシステムは、メモリ位置に関連されたキャッシュラインのためのタグビットを読み取る（４０８）。タグビットは、キャッシュラインのための一貫性プロトコル状態を示す状態情報だけでなく、キャッシュラインのアドレス情報をも含む。次いで、テスト結果を生成するために、第１のプロセッサに、メモリ位置に対する読み取りおよび書き込み動作を実行させることによって、メモリ位置をテストする。最後にシステムは、可能な場合、訂正可能なエラーの原因を決定する（４１８、４３０、４３２）ために、テスト結果およびタグビットを使用する。 （もっと読む）

マルチプロセッサシステム１は、複数のプロセッサ２１〜２５と、システムバス３０と、メインシステムメモリ４０とを有する。各プロセッサ２１〜２５は、各自のキャッシュメモリ４１〜４５に接続され、各キャッシュメモリ４１〜４５は、さらにシステムバス３０に接続される。キャッシュメモリ４１〜４５は、各自のプロセッサ２１〜２５によって頻繁に使用されるデータ又は命令のコピーを格納し、これにより、プロセッサ２１〜２５がリード又はライト処理中にメインシステムメモリ４０にアクセスすることを不要にする。プロセッサ２５は、複数のデータブロック（図示せず）を有するローカルメモリ５０に接続される。本発明によると、ローカルメモリ５０は、それに係るプロセッサ２５との接続用の第１ポート５１を有する。さらに、ローカルメモリ５０は、システムバス３０に接続される第２ポート５２を有し、これにより、その他のプロセッサ２１〜２４の１以上がローカルメモリ５０にアクセスすることを可能にする。本発明は、キャッシュメモリより安価で高速であって、より予測可能性の高いタイミングを有するローカルメモリ装置を利用して、ローカルメモリデータのコヒーレントなキャッシュ処理を可能にする。
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【課題】複数マスタを有するシステムにおいて、バストラフィックを均一にし、局所的なバストラフィックの増大を防ぎ、バス帯域を有効に活用する。
【解決手段】マルチウェイセットアソシアティブ方式のキャッシュメモリ２０と、キャッシュメモリ２０が接続されているバスの負荷状態を検出しバス負荷情報Ｄ２を出力するバス負荷検出部３０と、バス負荷検出部３０によるバス負荷情報Ｄ２に応じてキャッシュメモリ２０のリプレース方法を変更するリプレースウェイ制御部４０とを備える。バス負荷検出部３０は、バスコントローラＢＣからのバスリクエスト保留数Ｎ１に対応した情報を保持するバス負荷情報保持部３１と、バス負荷の判定条件を設定するバス負荷判定条件設定部３２と、バス負荷情報保持部の保持値とバス負荷判定条件設定部の条件設定値とを比較し、その比較結果をバス負荷情報として出力するコンパレータ３３とから構成される。 （もっと読む）

【課題】 スヌープリトライの性能を改善するマルチプロセッサシステム制御装置、スケーラブルノード、スケーラブルマルチプロセッサシステム、マルチプロセッサシステム制御方法を提供する。
【解決手段】 自ノードからのデータの要求を保持する複数のローカルポートと、ローカルスヌープを行うローカルスヌープ部と、ローカルスヌープの結果、要求データが処理できない場合に、要求を他ノードへブロードキャストするブロードキャストキューと、他ノードからブロードキャストされた要求を保持する複数のグローバルポートと、グローバルスヌープを行うグローバルスヌープ部と、グローバルスヌープの結果、要求データが処理できない場合のリトライ指示において、所定の条件に従ってグローバルリトライモードとローカルリトライモードを切り替える、複数のリトライモード制御部１３とを備えた。
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データ処理システム（１００、６００）は、キャッシュ（１２４、６２４）と下位レベルのメモリシステム（１７０、６５０）を含むメモリの階層を有している。特定のライト・ウイズ・インジェクト属性を持つデータ・エレメントは、イーサネット・コントローラなどのデータ・プロデューサ（１６０、６４０）から受け取られる。データ・エレメントは、下位レベルのメモリシステム（１７０、６５０）へアクセスせずにキャッシュ（１２４、６２４）へ送られる。続いて、データ・エレメントを含む少なくとも１つのキャッシュラインはキャッシュ（１２５、６２４）にアップデートされる。
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