一実施形態において、処理ノードが、キャッシュモニタユニット及びコンフィギュレーションユニットに結合されたキャッシュメモリを各々が含む複数のプロセッサコアを含む。各キャッシュモニタユニットは、結合されたキャッシュメモリの現在の利用率を独立してモニタし、現在の利用率が所定の利用値より低いかどうかを決定するように構成されてもよい。コンフィギュレーションユニットは、現在の利用率が所定の利用値より低いことを決定するキャッシュモニタユニットに応答して、キャッシュメモリの１以上の部分を選択的に無効にしてもよい。
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【課題】プロセッサ・リソースの仮想化のためのシステムおよび方法を提供する。
【解決手段】プロセッサにスレッドが作成され、プロセッサのローカル・メモリは、有効アドレス空間にマッピングされる。それを行うと、プロセッサのローカル・メモリは、プロセッサが実行中かどうかに関わらず、他のプロセッサによってアクセス可能である。追加のスレッドによって、有効アドレス空間に対する追加のローカル・メモリ・マッピングが生じる。有効アドレス空間は、物理的なローカル・メモリまたは「ソフト」コピー領域のいずれかに対応する。プロセッサが実行中に、異なるプロセッサが、プロセッサのローカル記憶領域から初めのプロセッサのローカル・メモリ内に位置するデータにアクセスしてもよい。プロセッサが実行中でないとき、継続してアクセスする他のプロセッサのために、プロセッサのローカル・メモリのソフトコピーが、メモリ位置（すなわち、ロックされたキャッシュ・メモリ、ピン・システム・メモリ、仮想メモリなど）に記憶される。 （もっと読む）

【課題】ガベージコレクションのようなメモリ管理を強化してデータ局所性を増加するための方法とシステムとを提供すること。
【解決手段】Ｃ＃のような現在のガベージコレクションをされた言語で書かれたアプリケーションは、大きい動的なワーキングセットと貧弱なデータ局所性を有する傾向があり、したがってメモリ階層間のデータ移動の管理に過剰の時間を消費すると思われる。その代わりに、オーバーヘッドの低い動的な技術は、アプリケーションのデータ局所性を改善する。この技術は、プログラムが動作している間にオブジェクトを監視し、最近アクセスされたオブジェクトをヒープ上の同一ページ（単数または複数の）に配置する。ページ密度の増加を提供することは、ＤＬＴＢおよび／またはデータキャッシュミスを減少するための効果的な方法である。 （もっと読む）

【課題】 １つのメモリについてライン幅を選択的に変更する方法を提供する。
【解決手段】 本発明は、メモリに対し、ライン幅の選択的な変更を提供する。すなわち、メモリ（１４）に対し、複数のライン幅のうち１つを選択する。選択したライン幅は、１つ以上のプロセッサ（１２、２６）と通信を行う際に用いる。これによって、メモリと通信を行うための柔軟性および効率が増す。特に、レジスタ（４２）を、所望のライン幅に基づいて設定し、後にメモリにデータをロードする場合に用いることができる。選択したライン幅は、メモリにおいて各データ・ブロック（３８）と関連付けて、多数のライン幅を同時に使用可能とすることができる。キャッシュ（３０、１３０）において実施される場合、キャッシュの多数のウエイ（４０）を１つのグループとして処理して、単一のメモリ動作の間にデータを供給することができる。ライン幅は、タスク（１３、２８）、プロセッサ、もしくは性能評価またはそれら全てに基づいて、変更することができる。
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【課題】
コンピュータシステムのシステム・コントローラＬＳＩ等のメモリ制御層において、複数の記憶装置に分散されたブロックデータへのリードアクセスを効率良く行うこと。
【解決手段】
本発明は、サーバ等のチップセットを構成し、ＣＰＵ内部の２次キャッシュメモリとの間でデータ共有を行う３次キャッシュメモリを有するシステム・コントローラ等のメモリ制御装置において、ＣＰＵからのリード要求に対する応答として、前記３次キャッシュメモリ及びメインメモリ並びに他のＣＰＵに内蔵される２次キャッシュメモリ等の複数の記憶装置からデータブロックを同時に受信して１つのデータエントリにマージすることにより、一度のアクセスで必要なデータをＣＰＵの２次キャッシュメモリに格納する効率的なメモリ制御装置及び制御方法を実現し、合わせてメモリ・レイテンシによる性能劣化及びバス・スループットの圧迫という問題を回避することを目的とする。 （もっと読む）

ノンキャッシュメモリに格納されているデータを対象としたアクセスを許容し、これによりキャッシュコヒーレントメモリを迂回するコンテンツアウェア型アプリケーションの処理システムを提供する。本プロセッサは、キャッシュコヒーレントメモリへのシステムインタフェースと、ノンキャッシュコヒーレントメモリへの低遅延メモリインタフェースとを有する。システムインタフェースは、プロセッサが実行する通常のロード／格納命令のメモリアクセスの対象をキャッシュコヒーレントメモリとする。低遅延メモリインタフェースは、プロセッサが実行する特別なロード／格納命令のメモリアクセスの対象をノンキャッシュメモリとして、これにより、キャッシュコヒーレントメモリを迂回させる。 （もっと読む）

包含関係にある多階層のキャッシュを備えたプロセッサシステムにおけるキャッシュ制御方法は、上位キャッシュを実アドレスで索引すると共に下位キャッシュを仮想アドレスで索引し、異なる仮想アドレスから参照される実アドレスが同一キャッシュ内に複数登録されることを防止して、前記上位キャッシュ内に複数の仮想アドレスを登録可能とすることで、データ共有条件を緩和する。
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【課題】 複数の記憶部とこれら複数の記憶部に対する通信制御を分担する複数のシステムコントローラとをそなえた情報処理装置において、メモリアクセス要求にかかる処理時間を短縮できるようにする。
【解決手段】 複数のシステムコントローラ５０−１，５０−２のそれぞれに、メモリアクセス要求を受け取った場合に、ブロードキャスト送受信部５３−１，５３−２による検索指示の送受信もしくはグローバルスヌープ制御部５４−１，５４−２による処理に並行して、当該システムコントローラが担当する記憶部からメモリアクセス要求の対象データを検索するローカルスヌープ制御部５５−１，５５−２と、このローカルスヌープ制御部５５−１，５５−２よって対象データが検索され且つ所定の条件を満たす場合にメモリアクセス要求を実行させるメモリアクセス制御部５６−１，５６−２とをそなえる。 （もっと読む）

２次元データ処理、特に、座標変換を同時に実行する２次元画像処理のためのキャッシュメモリー方法とそれに対応するシステムを開示する。本方法は、データを同時にアクセスする複数のバンクをおのおのが持っている広く高速な一次キャッシュメモリー（ＰＣＭ）と深い二次キャッシュメモリー（ＳＣＭ）を用いる。専用のプリフェッチロジックを用いて、外部プロセッサシステム（ＰＵ１）から制御パラメータを受信すると、外部メモリーから画素データを獲得して、二次制御キューに基づいてそのデータをＰＣＭ中に記憶する。
次に、このデータは特定のブロックサイズと特定のフォーマットで準備され、次に、最適化されたサイズのプリフェッチ一次制御キューに基づいてＰＣＭに記憶される。次に、この準備されたデータは、別の外部プロセッサシステム（ＰＵ２）によって読み出されて処理される。このキャッシュ制御ロジックによって、ＰＵ２の入力部のところでのデータと制御パラメータのコヒーレンシが保証される。
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【課題】 本発明では、マルチプロセッサ・マルチクラスタ・システムにおけるデータアクセスの効率を向上させるための方法および装置が提供される。
【解決手段】 マルチクラスタ・システムにおいて処理の数を削減するための機構が提供される。一例では、要求クラスタおよび遠隔クラスタに送信されるプローブ要求の数を制限するために、プローブフィルタ情報が用いられる。
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【課題】
【解決手段】 コンピュータシステム内でロックおよびロック解除の動作を制御するための方法および装置が提供されている。ホームクラスタは、ホームロック管理部を備える。ホームロック管理部は、ホームクラスタと複数のリモートクラスタのための主ロック管理部であり、複数のリモートクラスタは、リモートキャッシュ一貫性制御部と複数のリモートプロセッサとを備える。ホームロック管理部からロックおよびロック解除コマンドが、ホームキャッシュ一貫性制御部によってリモートキャッシュ一貫性制御部に送信され、リモートプロセッサに転送される。
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記憶装置ネットワーク上のデータへのアクセスを共有する複数のアクセス・ノードは、ディレクトリ編成キャッシュ所有権スキームを実現する。グローバル・コーディネータとして指定された1つのノードが、アクセス・ノードによる入出力動作に関する情報を記憶するディレクトリ（例えば、テーブルまたは他のデータ構造）を維持する。入出力動作が識別データ上で実行されるとき、他のノードは、要求をグローバル・コーディネータへ送る。ディレクトリ内のそのデータの所有権は最初の要求ノードへ与えられる。ディレクトリ項目が使用されないか、休止している場合、所有権は他のノードへ移転してもよい。分散ディレクトリ編成キャッシュ・コヒーレンスは、リモート・データへの局所化された（キャッシュされた）アクセスを許可することによって、地理的に離れたアクセス・ノード間の帯域幅要件を低減することができる。

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【課題】単一ダイ上への複数の構成要素のオンチップ集積化、特に複数のプロセッサのオンチップ集積化を可能にするアーキテクチャの提供。
【解決手段】一般に一つの半導体チップの一つの実施形態は、複数のプロセッサ、前記プロセスの間で共有される一つのアドレス空間、及び前記複数のプロセッサと前記アドレス空間とを連結する一つの双方向性リング相互接続路を含む。一つの方法の一つの実施形態は、複数のリング相互接続路上の一つのパケット発信元とあて先との間の複数の距離を計算すること、どの相互接続路によって前記パケットを移送するか決定すること、及び、前記決定した相互接続路によって前記パケットを移送することを含む。複数の実施形態は、一つの多重プロセッサチップにおける待ち時間及び情報処理量の向上を提供する。典型的な複数の応用には、チップ多重プロセッシングが含まれる。 （もっと読む）

本発明は、マルチノード・システムにおいてホーム・ノードで衝突を解決する分散キャッシュ・コヒーレンシ・プロトコルに関する。
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情報流通システムは、相互接続（102）、及び相互接続に結合された複数のデータ処理ノード（104乃至107）を有する。各データ処理ノードは大容量記憶装置（112乃至115）及びキャッシュ（118乃至121）を有する。各データ処理ノードはまた、相互接続から信号を受け取り、その信号を適用してキャッシュのコンテンツに作用するように構成され、且つ大容量記憶装置から信号を受け取り、その信号を適用してキャッシュのコンテンツに作用するように構成されたインターフェース・ロジックを有する。個々のノードの大容量記憶装置及びキャッシュのコンテンツはまた、相互接続を介してシステムのその他のノードに与えられてもよい。
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圧縮されたキャッシュラインのワース・オブ・インフォメーションにより動作可能なマルチプロセッサ計算システムのキャッシュコヒーレンシルールが説明される。圧縮されたキャッシュラインのワース・オブ・インフォメーションにより動作可能なマルチプロセッサ計算システムがまた説明される。マルチプロセッサ計算システムは、各種計算システムのコンポーネントと通信し、キャッシュラインのワース・オブ・インフォメーションを圧縮／解凍するための複数のハブを有する。キャッシュコヒーレンシルールに従ってキャッシュラインのワース・オブ・インフォメーションをラベル付け可能なプロセッサが説明される。上述されるようなハブを有するプロセッサもまた、説明される。
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物理分散キャッシュメモリシステムは、相互接続ネットワークと、第１レベルのキャッシュメモリ・スライスと、第２レベルのキャッシュメモリ・スライスとを有する。第１レベルのキャッシュメモリ・スライスは、相互接続ネットワークに結合され、タグ付き順序保存要求を生成する。各タグ付き順序保存要求は、要求側識別表示と保存シーケンス・トークンとを有するタグを有する。第２レベルのキャッシュメモリ・スライスは、相互接続ネットワークに結合され、タグ付き順序保存要求の各タグに応じて、物理キャッシュメモリシステムを通じて順番に順序保存要求を実行する。

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複数のディレクタを有し、上記ディレクタの一部分がホストコンピュータ／サーバに結合されるようになっており、上記ディレクタの別の部分がディスクドライブのバンクに結合されるようになっているシステムインタフェース。上記複数のディレクタは、ある網を通して相互接続されている。上記複数のディレクタの間で共用される資源を有する共通資源セクションが設けられている。上記共通共用資源セクションは、上記複数のディレクタによって使用される共用コンピュータコードを含む。上記コードは、上記複数のディレクタの各々をブートアップするためのコンピュータコードを含む。共通共用コード記憶セクションが、上記網を通して上記ディレクタと相互接続されている。第２の冗長共通共用資源セクションが設けられている。網は、パケット交換網である。
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集積回路には、少なくとも１つの処理ユニット（ＴＭ）と、複数のメモリ・モジュールを有するキャッシュ・メモリ（Ｌ２バンク）と、前記複数のメモリ・モジュール内で制限のないリマッピングを実施するためのリマッピング手段（ＲＭ）とが設けられている。したがって、故障モジュールを制限なしにリマッピングして、これらの故障モジュールの一様な分布を実現することにより、これらのメモリ・モジュールの利用を最適化することができる。
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プロセッサベースの電子システムは、第１のランクおよび第２のランクに配置された複数のメモリモジュールを含む。第１のランク内のメモリモジュールは複数のプロセッサのうち任意のプロセッサによって直接アクセスされ、第２のランク内のメモリモジュールは、第１のランク内のメモリモジュールを介してプロセッサによってアクセスされる。プロセッサと第２のランク内のメモリモジュールとの間の帯域幅は、第１のランク内のメモリモジュールの数を変えることによって変動される。各メモリモジュールは、メモリハブへ結合された複数のメモリデバイスを含む。メモリハブは、各メモリデバイスへ結合されたメモリ制御装置と、各プロセッサまたは各メモリモジュールへ結合されたリンクインタフェースと、メモリ制御装置のうち任意のメモリ制御装置とリンクインタフェースのうち任意のリンクインタフェースとを結合するクロスバースイッチとを含む。
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