【課題】スピンウェイトの実行で生じる電力やプロセッサリソースの無駄を省いて命令実行効率を高めるコンピュータ及び制御方法を提供する。
【解決手段】キャッシュメモリを備えた複数のプロセッサを有するコンピュータにおいて、プロセッサによるスピンウェイト命令の実行中を検出した際に、スピンウェイトの終了条件となっている変数値の監視を指示した後にプロセッサの動作状態を変更させるスピンウェイト検出部２２と、スピンウェイト検出部２２から指示された変数値を監視し、この変数値が変更されたことを検出した場合にプロセッサに値変更を通知して動作状態を元に戻す値変更検出部３２とを設け、スピンウェイトから脱出できる可能性がない時、もしくは可能性が低い時は、プロセッサの動作状態を変更することにより、スピンウェイト実行中に生ずる無駄を削減する。 （もっと読む）

【課題】ディレクトリ・ベースのキャッシュを有するシステムにおいてブロック置換中に、メモリ・ディレクトリ更新の回数を少なくするための技術を提供する。
【解決手段】キャッシュ・ラインのアクセシビリティを決定するために、そして多重プロセッサにより読み出し可能かつ書き込み可能となるように決定された領域へのブロック置換中の、メモリ・ディレクトリの更新を制限するために、読み書き（Ｒ／Ｗ）ビットを使用するシステムおよび設計構造が実現される。 （もっと読む）

【課題】本発明はキャッシュタグを持つＣＰＵとメモリとを含むノードが複数個と，前記複数のノードを相互に接続するクロスバーを備えたシステムにおけるオペレーティングシステムによるキャッシュタグ試験方式に関し，無駄なメモリ資源の獲得をすることなく且つノードを指定してキャッシュタグ試験を実施することを目的とする。
【解決手段】システムに含まれるＣＰＵ数を検出するＣＰＵ数チェック部と，試験の対象となるキャッシュタグを持つ自ＣＰＵ搭載のノードを識別するノードチェック部と，前記ＣＰＵ数チェック部とノードチェック部とにより検出した試験対象ＣＰＵを搭載するノード以外の他ノードを指定してメモリを獲得するメモリ獲得部とを備え，メモリ獲得部により獲得した試験対象のメモリ領域に対し，期待値データを格納して，試験対象のメモリ領域のデータと期待値データを比較することにより試験を行うメモリ試験部とを備えるよう構成する。 （もっと読む）

【課題】一実施例では、本発明は、複数のコアキャッシュ・クラスタを含むマルチコア・プロセッサの第１のスケーラビリティ・エージェントにおいてシステム相互接続インタフェースから要求データを受信し、要求側コアを含む第１のコアキャッシュ・クラスタの局所キャッシュの線に要求データを記憶し、線のタグ・アレイのベクトルにおけるクラスタ・フィールド及びコア・フィールドを更新する方法を含む。
【解決手段】他の実施例を本明細書及び特許請求の範囲で記載する。 （もっと読む）

【課題】キャッシュエージェント間の通信帯域幅の低減
【解決手段】複数のキャッシュエージェント(12, 20, 22)、該キャッシュエージェントに結合されたコンピューティングエンティティ(25)、及び該コンピューティングエンティティにアクセス可能なプログラマブルマスク(26)を含むシステム(10)。プログラマブルマスク(26)は、少なくとも１つのメモリアドレスに関し、該メモリアドレスに対するスヌープ要求を受信可能なキャッシュエージェントを指定する。マスクの指定に基づき、コンピューティングエンティティは、あるメモリアドレスに対するスヌープ要求を、マスクによって指定された、そのメモリアドレスに対するスヌープ要求を受信可能なキャッシュエージェントだけに送信する。 （もっと読む）

【課題】新しい技術を利用できると同時に高性能機能性も備えた最新型プロセッサを提供する。
【解決手段】最新型プロセッサは、それぞれがデータキャッシュおよび命令キャッシュを持っている複数のマルチスレッドプロセッサコアを備えている。データスイッチ相互接続はプロセッサコアのそれぞれに接合されておりプロセッサコア間で情報を手渡すように構成されている。メッセージネットワークはプロセッサコアおよび複数の通信ポートのそれぞれに接合されている。本発明の１つの実施態様の１つの側面では、データスイッチ相互接続がプロセッサコアのそれぞれにそれぞれのデータキャッシュによって接合されており、メッセージングネットワークがプロセッサコアのそれぞれにそれぞれのメッセージステーションによって接合されている。 （もっと読む）

少なくとも一実施例に従って、低電力モード中にキャッシュされた情報を保持するための技術である。一実施例において、プロセッサのローカル・キャッシュに格納された情報は、プロセッサが低電力モードに置かれる前に共有キャッシュに保存されるので、他のプロセッサは、低電力モードのプロセッサを、そのローカル・キャッシュへのアクセスを提供するように低電力モードから復帰させる代わりに、共有キャッシュからの情報にアクセスする。
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一実施例に従って、本発明は一般にプロセッサのキャッシュの性能を改善する方法を提供する。本方法は、データ・ランダム・アクセス・メモリ（ＲＡＭ）内に複数のデータを格納することを含む。本方法は、さらに、次のレベルのメモリ・サブシステムへ転送された全ての未処理の要求のための情報を保持することを含む。本方法は、さらに、要求が実行された後、サービスされた要求に関連する情報をクリアすることを含む。本方法は、さらに、後続の要求が、次のレベルのメモリ・サブシステムに既にインフライトしている１またはそれ以上の要求に提供されたアドレスと一致するかどうかを決定することを含む。本方法は、さらに、次のレベルのメモリ・サブシステムによってサービスされた実行済みの要求を、オリジナルの要求が次のレベルのメモリ・サブシステムへインフライトしていた間に要求を出した少なくとも１つのリクエスタと一致させることを含む。本方法は、さらに、各要求に特有の情報を格納することを含み、その情報は設定属性および経路属性を含み、設定および経路属性は、データが戻されると直ちに、戻されたデータがデータＲＡＭ内のどこに保持されるべきかを識別するために形成され、各要求に特有の情報は、さらに、スレッドＩＤ、命令待ち行列の位置、およびカラーのうちの１つを含む。本方法は、さらに、ヒットおよびミス・データの戻りをスケジュールすることを含む。もちろん、これ以外の様々な実施例も、本発明の範囲内である。
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【課題】キャッシュのコヒーレンシを保持するためのスヌープ発行数を削減して、アクセス要求処理時間を短縮する。
【解決手段】複数のノードが接続されたコンピュータシステムにおいて、キャッシュの所定単位のアドレスと、アドレスのメモリデータコピーを何れのプロセッサが持っているかを表す状態情報を管理する細粒度スヌープフィルタと、メモリ領域を複数メモリ空間に分割して、各メモリ空間に含まれるメモリ空間のデータコピーが、プロセッサのキャッシュエントリ内に存在することを表す状態情報を管理するエントリを全メモリ領域分有する粗粒度スヌープフィルタと、を有する。アクセス要求に伴うデータコピーのキャッシュアドレスと、アドレスをキャッシュしているプロセッサを示す状態情報について、細粒度スヌープフィルタ及び粗粒度スヌープフィルタを照合し、その照合結果に従って関係するプロセッサに対してスヌープの発行を行う。 （もっと読む）

プロセッサは、１次キャッシュおよび高次キャッシュを含むキャッシュ階層を有する。前記プロセッサは、物理メモリ空間の一部を前記高次キャッシュの一部にマップし、少なくとも一部がマイクロコードを含む命令を実行し、マイクロコードが、前記高次キャッシュの前記一部にアクセスするのを許可し、マイクロコードを含まない命令が、前記高次キャッシュの前記一部にアクセスするのを阻止する。前記物理メモリ空間の前記第１の部分は、マイクロコードが使用するために恒久的に割り当てられうる。前記プロセッサは、前記高次キャッシュの前記第１の部分の１つ以上のキャッシュラインを、前記高次キャッシュから前記１次キャッシュの第１の部分に移動させ、マイクロコードが、前記第１の１次キャッシュの前記第１の部分にアクセスするのを許可し、マイクロコードを含まない命令が、前記第１の１次キャッシュの前記第１の部分にアクセスするのを阻止しうる。
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【課題】スヌープ要求の削減を図り、発生するトラフィックの増加やアクセスレイテンシーを最小限に抑えること。
【解決手段】他ノードからスヌープ要求が到来した際、ノード制御装置はスヌープフィルタによって、所望のラインがあるプロセッサキャッシュへスヌープ要求を送信する。スヌープフィルタは、パーティションの構成を示すパーティションビットマップを有しており、スヌープフィルタがアドレスヒットしなかった場合、パーティションビットマップを参照してそのパーティション内にマルチキャストを行う。これより、アドレスヒットしなかった場合でも、パーティションによりその領域のみをマルチキャストするため、大幅なスヌープ要求の削減が可能となる。 （もっと読む）

【課題】
２個以上のノードを有するコンピュータシステムにおいて、複数ノード間の伝送路内や、同一ノード内のスヌープの個数を削減し、トラフィックの増加を抑える機構を提供する。
【解決手段】
２個以上のノードを有するマルチプロセッサコンピュータシステムにおいて、キャッシュコヒーレンスを保つために、あるノードから異なるノードへスヌープを送信する際に、一度Ｒｅａｄ要求やスヌープ要求によりアクセスされたキャッシュラインのアドレスを、ノードコントローラ内のスヌープフィルタが記憶しておくことで、２回目以降のアクセスの際に、スヌープフィルタの情報を用いて無駄なスヌープを削減し、システム内のトラフィックの増加を抑える。 （もっと読む）

プロセッサは、３つの異なるモードで動作することができる。アクティブモードでは、プロセッサが命令を実行できるのに十分な第１の電圧がプロセッサに供給される（４０２）。低パワーモードでは、プロセッサに保持電圧が供給される（４０８）。プロセッサの消費電力は、保持モードではアクティブモードよりも低い。また、プロセッサは、第３のモードで動作することができる（４１２）。このモードでは、プロセッサがコヒーレンシメッセージなどのキャッシュメッセージを処理するには十分であるが、他の通常動作を実行するには不十分であるか、あるいはアクティブモードでのプロセッサの性能に対して極めて低い速度でしか通常動作を実行できない電圧が、プロセッサに供給される。
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【課題】
一つのノードにキャッシュメモリを備えるプロセッサを有し、複数ノードで構成されるマルチプロセッサシステムにおいて、余分なスヌープの発生を防ぎ、システム内のトラフィックの増加を防ぐ。
【解決手段】
メインメモリへのラインのリード要求と、キャッシュメモリから追い出され、メインメモリへラインがライトバックされたことをトリガとして、スヌープフィルタに当該キャッシュラインアドレスと各キャッシュメモリのキャッシュ状態を登録し、その後、リクエストをスヌープフィルタが受信した際、スヌープフィルタに登録した情報を比較して、キャッシュラインを所有していないキャッシュメモリに対してはスヌープをフィルタリングする機構を持つ。 （もっと読む）

【課題】データ一貫性制御を単純なものとしつつ、キャッシュエージェントにデッドロックを防止するための十分大きなサイズのバッファを持つ必要のないデータ一貫性制御システム及びデータ一貫性制御方法を提供する。
【解決手段】データ一貫性制御システムは、複数のキャッシュエージェントと、ホームエージェントとが複数のネットワークで接続されている。ホームエージェントは、アクセス要求を受けると、スヌープ要求を発行する手段を備える。キャッシュエージェントは、スヌープ要求を受け取ると、ホームエージェントに対してスヌープ応答を発行する手段と、スヌープリトライ応答を発行する手段とを備える。更に、キャッシュエージェントは、スヌープ応答とスヌープリトライ応答とが異なるネットワークによって配送する手段と、ホームエージェントは、スヌープリトライ応答を管理する手段と、その管理手段により、スヌープ要求を再発行する手段とを備える。 （もっと読む）

スヌープ要求キャッシュは、前に発行されたスヌープ要求の記録を保持する。共有データを書き込むと、スヌープ・エンティティは、キャッシュ内のルックアップを実行する。ルックアップがヒットした場合（かつ、いくつかの実施形態において、ターゲット・プロセッサの識別を含む場合）、スヌープ・エンティティはスヌープ要求を抑制する。ルックアップがミスした場合（又は、ヒットしたが、ヒットしているエントリがターゲット・プロセッサの識別を有さない場合）、スヌープ・エンティティは、エントリをキャッシュ内に割り当て（又は、ターゲット・プロセッサの識別を設定し）、スヌープ要求をターゲット・プロセッサへ向け、プロセッサのＬ１キャッシュ内の対応するラインの状態を変更する。プロセッサは、共有データを読み取ると、スヌープ要求キャッシュのルックアップを実行し、他のスヌープ・エンティティが、プロセッサへのスヌープ要求を抑制しないように、ヒットの事象においてヒットしているエントリを無効にする（又は、そのプロセッサの識別子をヒットしているエントリからクリアする）。
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【課題】障害発生時の二重化にかかる時間を短くすることを課題とする。
【解決手段】現用系プロセッサ２０１ａのシステムコントローラ２０３ａは、障害発生時に、ＣＰＵキャッシュタグ記憶部２０８ａに格納されたキャッシュタグを用いて、更新データを格納しているキャッシュラインを検索する。そして、システムコントローラ２０３ａは、検索されたキャッシュラインに対応するキャッシュメモリ２０４ａのアドレスに、主メモリ２１０ａにコピーバックインバリデート指示を行う。続いて、システムコントローラ２０３ａは、コピーバックインバリデート指示が行われたキャッシュメモリ２０４ａにおけるキャッシュラインの更新データを引継ぎ用バッファメモリ２１４ａにコピーバックする。その後、システムコントローラ２０３ａは、コピーバックされた更新データを予備系プロセッサ２０１ｂに送信して二重化する。 （もっと読む）

【課題】光線追跡法を効率的に実装するための方法及び装置を提供する。
【解決手段】配布されるタイム・ベース信号は、メモリ・キャッシュ内にあるデータのためにアドレス変換を提供する、メモリ・ディレクトリに結合される。メモリ・ディレクトリは、メモリ・ディレクトリ・エントリが配布されるタイム・ベース信号によってアクセスされたか否かを指示する属性ビットを有する。さらに、メモリ・ディレクトリは、配布されるタイム・ベース信号による１つのメモリ・ディレクトリ・エントリへのアクセスの後に、当該メモリ・ディレクトリ・エントリが無効であると見なすべきか否かを指示する属性ビットを有する。当該メモリ・ディレクトリ・エントリがタイム・ベース信号によるアクセスの後に無効であると見なすべきであれば、当該メモリ・ディレクトリ・エントリを使用する、如何なるアドレス変換の試みもキャッシュ・ミスを生じさせることになろう。 （もっと読む）

【課題】リードキャッシュインバリデート処理にかかるコストを低減し、キャッシュの一貫性を保証するストレージクラスタシステムを提供すること。
【解決手段】本発明のストレージクラスタシステムでは、各ブロックデバイス制御装置２のうちの何れかは、ホストコンピュータ１からの仮想記憶デバイスへのアクセス要求を受信するスレーブノードとして機能し、各ブロックデバイス制御装置２のうちの何れかは、アクセス対象範囲を含むディスクアレイを管理するマスタノードとして機能し、各ブロックデバイス制御装置２のうちの何れかは、アクセス対象範囲とスレーブノードとを関連付けたディレクトリエントリを記録したディレクトリを管理するディレクトリ管理ノードとして機能する。ディレクトリ管理ノードは、他のブロックデバイス制御装置２がリード又はライトできるようにディレクトリをディレクトリ仮想記憶デバイスにマップする。 （もっと読む）

【課題】省面積化に寄与しつつ、複数のプロセッサと、複数のプロセッサで共用されるキャッシュメモリとが１チップに集積された演算装置を提供する。
【解決手段】１チップに集積された演算装置１０１は、複数のタスクを並列で実行可能なプロセッサ１０２−１，１０２−２と、プロセッサ１０２−１，１０２−２で共用されるキャッシュメモリ１０３とを備え、キャッシュメモリ１０３は、シングルポートメモリ１０５−１〜１０５−ｎと、読み出しデータ選択部１０７−１，１０７−２とを備え、シングルポートメモリ１０５−１〜１０５−ｎの各々は、データ出力ポートが１ポートであり、読み出しデータ選択部１０７−１，１０７−２の各々は、プロセッサ１０２−１，１０２−２の各々と一対一で対応付けられ、対応付けられたプロセッサに読み出されるデータを記憶しているシングルポートメモリを、シングルポートメモリ１０５−１〜１０５−ｎの中から選択する。 （もっと読む）