【課題】
マルチマスタの通信モジュールにおいて、ＣＰＵの負荷を発生させずに、メッセージの送信終了処理を所定のタイミングで完結させる構成を提供する。
【解決手段】
ＣＡＮモジュールは、送信前記メッセージバッファのバッファ位置を示す上位アドレスを生成する上位アドレス生成回路と、前記バッファ内の書き換え個所を示す下位アドレスを生成する下位アドレス生成回路と、を備え、一のメッセージの送信が終了した場合に、前記上位アドレスと前記複数の下位アドレスの組み合わせによって、送信が終了したメッセージの送信終了処理を実施する。 （もっと読む）

【課題】 順方向に格納されたリングバッファ仕様のビットマップデータに対して、パラメータ設定のみで左右スキャン及び表裏面印刷の何れの場合にも簡易に対応することができるＤＭＡ制御装置及びその方法を提供する。
【解決手段】 １ライン内で継続してＤＭＡ処理を行う場合に、順方向のリングバッファ仕様の画像データを格納したリングバッファにおける先頭アドレス及び終了アドレスの跨ぎの発生の有無を判別する。また、前ライン処理終了後で次ライン処理に至るまでの間にＤＭＡアドレスの更新を行う場合に、リングバッファの先頭アドレス及び終了アドレスの跨ぎの発生の有無を判別する。そして、そのアドレス飛び越しがリングバッファの終了アドレスから先頭アドレスへの跨ぎか、その逆かを判別する。そして、現在のＤＭＡアドレスから、リングバッファの終了アドレス及び先頭アドレスの設定値までの残容量を検出する。 （もっと読む）

【課題】 CPUと複数の機能処理ブロックを有するシステムにおいて、CPUの機能処理ブロックの管理負荷を低減する手段を提供し、システム内の効率的な負荷分散を実現する。
【解決手段】 複数ＤＭＡＣ、複数機能処理ブロックを有し、それらを接続を任意に接続するスイッチ回路を有するシステムにおいて、ＤＭＡＣ、機能処理ブロック、スイッチ回路の資源管理を行う機能処理資源管理機構を有し、機能処理資源管理機構に、行うべき機能処理、元データポインタ、結果データポインタ等を指定手段と、前記指定に基づき各ＤＭＡＣ、機能処理ブロック、スイッチ回路のリソース割り当て手段と処理設定手段を有することで、メインとなるＣＰＵのリソース管理、ブロック管理の負荷を低減する。 （もっと読む）

【課題】 ＰＣＩバスから一時的に保管しているデータの残量に応じて、外部機器によるメモリ装置のアクセスのバースト長を制限することにより、ＰＣＩバスアクセスが長時間待機させられることを回避するデータ転送装置を提供する。
【解決手段】 ホストバスを介して接続されるメモリ装置にアクセスし、ホストバスを専有するメモリ装置の優先順位を決定する。そして、メモリ装置から読み出したデータをＦＩＦＯに入力し、ＦＩＦＯに充分なデータが入力している間、上記メモリ装置から読み出すデータ量を少なくし、ＦＩＦＯに充分なデータが入力していない間、上記メモリ装置から読み出すデータ量を多く制御する構成であり、このように構成することにより効率よくデータ転送を行うものである。 （もっと読む）

【課題】複数バイト幅のバスを用いたＤＭＡ転送において、データの転送バイト数が転送単位のデータ長の倍数でない場合にもＤＭＡバスの転送単位を効率よく使用して高速にＤＭＡ転送を行う。
【解決手段】ＤＭＡ転送するデータの転送サイズ及び前記バスのバス幅を転送単位として設定するステップ（ＳＴ１００）と、前記転送サイズを前記転送単位で除した商を転送回数として設定するステップ（ＳＴ１４０）と、前記転送回数のＤＭＡ転送を行うステップ（ＳＴ１５０）と、前記転送サイズを前記転送単位で除した剰余を新たな転送サイズとして前記転送サイズを更新するステップ（ＳＴ１６０）と、更新された転送サイズのデータを転送するために次のＤＭＡ転送で転送可能な最大のサイズを新たな転送単位として前記転送単位を更新するステップ（ＳＴ１７０）と、前記転送サイズが０であることを検出してＤＭＡ転送を終了するステップ（ＳＴ１３０）とを含む。 （もっと読む）

本発明の一実施形態に従って、方法は、メモリ装置から、例えば記憶装置のような目的の装置へのデータの送信に関連するプリフェッチサイクルに関して、メモリアクセス待ち時間を測定するステップを有する。その後、プリフェッチレートは、測定されたメモリアクセス待ち時間に基づいて動的に調整される。
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【課題】ＰＣＩコントローラと別のＰＣＩデバイスとをＰＣＩバス上に搭載したシステムで、ＰＣＩバスが混んでいるときや入出力が遅いときであっても、連続バーストで効率よくデータの転送を行う。
【解決手段】ＰＣＩコントローラ１は、ＰＣＩ側制御部１１、バーストアクセス用デュアルポートメモリ１２、Ｉ／Ｏ側制御部１３、及びアドレス比較部１４を備える。アドレス比較部１４は、メモリ１２を用いて所定バースト数のデータを転送中に、メモリ１２のＲｅａｄアドレスとＷｒｉｔｅアドレスとを比較し、比較結果のステータス信号（ＦＩＦＯＤＲＥＱ信号で例示）をＰＣＩ側制御部１１に送出する。ＰＣＩ側制御部１１は、ＦＩＦＯＤＲＥＱ信号が、ＲｅａｄアドレスとＷｒｉｔｅアドレスとの差が所定値より小さいことを示す信号であったときのみ、所定バースト数のデータ転送が完了していても、ＰＣＩバスを解放せずに、データのバースト転送を続行する。 （もっと読む）

【課題】 画像処理装置において、画像処理モジュールを複数含み、少なくとも２つのモジュールのバウンダリが互いに異なっている場合でも、適切なデータ処理を実現する。
【解決手段】 画像処理装置１０の制御部５０は、実行すべき画像処理の種類に対応した画像処理モジュールを選択するモジュール選択部５１と、上記選択した画像処理モジュールに対してデータ転送を行うようにＤＭＡＣを制御するデータ転送制御部７１と、上記選択された画像処理モジュールのバウンダリに応じて、ＤＭＡＣの１転送当たりの転送データ量を調整する転送データ量調整手段６０と、を含む構成である。 （もっと読む）

【課題】回路規模を抑制しストレージに格納するデータの信頼性を向上するマルチレイヤバスシステムを得ること。
【解決手段】スレーブ機能モジュールとして書き込みデータにＥＣＣコードを付加したＥＣＣ付き書き込みデータを生成するとともに、ＥＣＣコード付き読み出しデータにＥＣＣエラーチェック処理を施してデータ誤りを訂正しＥＣＣコードを削除した読み出しデータを生成するＥＣＣ回路１６を備え、ＣＰＵ１０からの指示がＨＤ３へのデータライトの場合、ＤＭＡＣ１２はＤＭＡ転送する書き込みデータをＥＣＣ回路１６に出力し、ＥＣＣ回路１６が生成したＥＣＣ付き書き込みデータをＨＤ３に格納し、ＣＰＵ１０からの指示がＨＤ３からのデータリードの場合、ＤＭＡＣ１２はＨＤ３から読み出したＥＣＣ付き読み出しデータをＥＣＣ回路１６に出力し、ＥＣＣ回路１６が生成した読み出しデータをＳＲＡＭに書き込む。 （もっと読む）

【課題】 ホストプロセッサの処理負荷の増大による処理能力の低下やスループットの低下を抑制できるストリームプロセッサを提供する。
【解決手段】 タスクに対応付けられたタスクコマンドとタスクに対応付けられたタスクデータとを外部のメモリからロードする入力ＤＭＡ回路と、タスクデータをタスクコマンドで指定されるプログラムにしたがって処理するアレイ型プロセッサと、該プログラムがアレイ型プロセッサにロードされていない場合に、アレイ型プロセッサからの転送要求によってプログラムを外部メモリからアレイ型プロセッサにロードする構成情報ＤＭＡコントローラとを備えた構成とする。アレイ型プロセッサは、プログラムのロードが完了してからタスクデータの処理を開始する。 （もっと読む）

メモリ(ＭＥＭ)をネットワーク(Ｎ)に結合するためのメモリコントローラ(ＳＭＣ)が提供される。ネットワーク(Ｎ)は、ネットワーク(N)上のフロー制御を実現するためにネットワークインターフェースバッファ(ＴＰＢ、ＦＣＢ)を有する少なくとも１つのネットワークインターフェース(ＰＣＩＥＩ)を具える。メモリコントローラ(ＢＭＵ)は、ネットワーク(N)からのデータのバッファリングをメモリ（MEM）とバースト単位でデータ交換するように管理するバッファマネジメントユニット(BMU)を具える。バッファマネジメントユニット(BMU)は、更に、データバーストをメモリ(MEM)に書き込むことができるような十分なデータがネットワークインターフェースバッファ(FCB)に存在するか、及び、メモリ(MEM)からのデータバーストをネットワークインターフェースバッファ(TPB)にバッファすることができるような十分なスペースがネットワークインターフェースバッファ(TPB)に使用可能であるかを決定するために、ネットワークインターフェースバッファ（TPB，FCB）をモニタする。バッファマネジメントユニット(BMU)はネットワークインターフェースバッファ（FCB，TPB）内のデータ量及び／又は使用可能スペースに従ってメモリ(MEM)へのアクセスを制御する。
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【課題】 データ転送回路とローカルメモリとの間のバスネックを解消する。
【解決手段】 本発明のデータ転送回路（８００）は、ＤＭＡ転送を指示するためにプロセッサ（１１２）がローカルメモリ（１１３）に格納した複数のデータ転送パラメータ（７０１）を一度のバスアクセスでフェッチするフェッチ回路（８０１）と、フェッチ回路（８０１）がフェッチしたデータ転送パラメータ（７０１）を格納するパラメータ格納メモリ（８０２）と、パラメータ格納メモリ（８０２）に格納されたデータ転送パラメータ（７０１）に基づいてＤＭＡ転送を行うＤＭＡ転送回路（８０３）とを備える。一度のバスアクセスで複数のデータ転送パラメータ（７０１）をフェッチすることにより、データ転送回路（８００）とローカルメモリ（１１３）との間のバスネックを解消できる。 （もっと読む）

【課題】 特定のバンクにアクセス要求が集中すると、アクセスの競合により遅延時間が発生し、情報処理装置全体としての処理速度が低下してしまう。
【解決手段】 データ転送調停装置１７２は、複数バンクを有するメインメモリ１４０にデータを記録するメモリコントローラ１６０に対し、記録されるべきデータを順次転送する。選択部１７４は、ＤＭＡＣ１７０に対する転送サービスの優先順位とは関係なく、複数のＤＭＡＣ１７０の中からいずれかのＤＭＡＣ１７０を選択する。送信部１７６は、選択されたＤＭＡＣ１７０により転送要求されているデータを制御側転送部１１４に送信する。選択部１７４は、同一のＤＭＡＣ１７０に対する転送サービスが連続的に実行されるようにＤＭＡＣ１７０を連続的に選択し、かつ、その複数回の転送サービスによってＤＭＡＣ１７０のバンクをまたぐ転送が発生するようにその連続選択回数を定める。 （もっと読む）

拡張直接メモリ・アクセス（ＥＤＭＡ）（１０３）機能のハブ・インターフェース・ユニット（ＨＩＵ）（１０４）でのコマンド・リオーダリングが記述される。ＥＤＭＡでのコマンド・リオーダリング無しに、コマンドは、発せられる順にＨＩＵによって周辺装置へと発せられる。より高い優先度の転送がＥＤＭＡによって後に発せられるならば、先に発せられた低い優先度の転送は、より高い優先度の転送を遮断する。ＨＩＵにおけるコマンド・リオーダリングによって、転送がリオーダーされてそれらの優先度に基づいて周辺装置に発せられるものとなる。リオーダリングによって、ＥＤＭＡとＨＩＵがしかるべきサービスを優先度の高い転送要求に与えることが可能となり、その要求が発せられる順番に置かれるウエイトが低減される。
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【課題】
ショートパケットに対する処理性能をより向上させる。
【解決手段】
パケット伝送用の送受信データを格納するＳＤＲＡＭ１６と、送受信データの格納先情報を記憶するディスクリプタ１５と、送受信データにアクセスするイーサネット（登録商標）コントローラ１１ａ、１１ｂと、パケットの送受信に際し、ディスクリプタとイーサネット（登録商標）コントローラとを制御するＣＰＵコア１０と、を備える。ディスクリプタとイーサネット（登録商標）コントローラとは、バス２２で直接接続され、ディスクリプタとＳＤＲＡＭとＣＰＵコアとイーサネット（登録商標）コントローラとは、バス２１を介して接続される。イーサネット（登録商標）コントローラ１１ａ、１１ｂは、バス２２を介して読み出した格納先情報に基づいて、バス２１を介して送受信データにアクセスする。 （もっと読む）

【課題】 ダイレクトメモリアクセスにおいて、データ転送が行われる全ての二つのユニット間にデュアルポートRAMを配置することは、回路規模の増加につながる。
【解決手段】 転送終了通知装置４００は、ＤＭＡＣ２００からのデータ転送終了通知を検出し、データ転送先のアドレス及びデータ転送を行うデータを保持し、システムバスへのアクセスを行って、保持されたアドレスに保持されたデータを転送する。また、データ転送制御装置７００は、内部状態を保持したまま制御を一時停止し、転送終了通知装置４００から送信されるデータを受信することで制御を再開し、CPU１００へ割り込み信号を生成する。 （もっと読む）

【課題】複雑な転送エンジンを用いることなく、多数の転送モードに対応可能なＤＭＡコントローラを提供する。
【解決手段】プリプロセッサ３４を設け、これにより転送モードに応じて指示パケットを生成し、メモリ・周辺装置転送エンジン１８及び周辺装置・メモリ転送エンジン２０に与える。指示パケットは、転送方向識別パラメータ、転送開始メモリアドレス、アドレス増減フラグ、タグ識別フラグ、タグ転送識別フラグ、及び転送ワード数を含む。転送エンジン１８，２０は、指示パケットに応じてメモリ及び周辺装置間でデータを転送する。 （もっと読む）

【課題】 ホストコンピュータにおけるメモリ間コピーを廃してメモリの使用効率を向上する。
【解決手段】 ヘッダ処理部４３が、受信した各パケットをヘッダ部と本体データ部とに分離する。アダプタメモリ１２が、各パケットを蓄積する。パケット再構成処理部４４が、複数パケットの各ヘッダ部に基づいて新たなヘッダを作成し、新たなヘッダ、およびアダプタメモリ１２に蓄積されている複数の本体データ部の各格納位置を示す複数の位置情報４０を、ホストコンピュータ２に通知する。ＤＭＡ制御部１３が、ホストコンピュータ２において位置情報４０を用いて作成された転送指示に基づいて、アダプタメモリ１２から複数の本体データ部を読み出してホストコンピュータ２に転送する。 （もっと読む）

【課題】ＩＥＥＥ１３９４などのバスを介して接続された外部機器とＣＰＵバスに接続されたワークメモリとの間のデータ伝送を行うデータ伝送装置について、データ伝送のパフォーマンスを向上する。
【解決手段】データ伝送装置は、バスマスタ回路２０を備えている。バスマスタ回路２０は、ＣＰＵバス１００の使用権を得て、ＣＰＵインタフェース部１０及びＣＰＵバス１００を通じて、ＣＰＵバス１００に接続されたワークメモリ１２０との間で直接的にデータ伝送を行う。 （もっと読む）

【課題】単純なハードウェア構成によってメモリ上に存在する複数のデータのDMA転送を正確に制御する。
【解決手段】 メモリ３３には、キューＱ０に対応するディスクリプタテーブルＴ０と、キューＱ１に対応するディスクリプタテーブルＴ１が設けられる。ディスクリプタ制御部５１のレジスタＲ０，Ｒ１には、それぞれディスクリプタテーブルＴ０を構成するディスクリプタの番号またはディスクリプタテーブルＴ１を構成するディスクリプタの番号が記録される。ディスクリプタ取得部５２のキャッシュＣ０，Ｃ１には、それぞれディスクリプタテーブルＴ０のディスクリプタ、またはディスクリプタテーブルＴ１のディスクリプタが記録する。ディスクリプタ選択部５３は、キャッシュＣ０，Ｃ１のいずれか一方を所定の規則に従って選択する。本発明はDMA転送を行う全ての電子装置に適用することが可能である。 （もっと読む）