【課題】高速パラレル・バス上のスキューを監視し補償する方法および装置の提供。
【解決手段】パラレル・バス上の複数の信号の遅延スキューが、１単位間隔ごとの複数の信号の複数のサンプルを取得する工程と、そのサンプルに基づいて複数の信号内の遷移の位置を識別する工程によって監視される。サンプルは、たとえば、複数のラッチを使用して複数の信号をサンプリングし、そのラッチの値を比較することにより複数の信号のうちの１つまたは複数の信号の値を評価することによって取得することができる。複数の信号内の遷移の相対分布を判定し、複数の信号内の遷移を共通の位置にアラインするために、マイクロプロセッサが任意選択で使用されることができる。複数の信号内の遷移は、複数の信号のそれぞれに関連するバッファの遅延制御設定を調整することによって共通の位置にアラインすることができる。 （もっと読む）

【課題】 同一の回路トポロジで構成され回路により、クロック信号の生成、伝送、受信を適切に動作させるためのクロック分配回路を提供する。
【解決手段】 クロック信号の伝送路上に、クロック信号の伝送用バッファ回路と、伝送用バッファ回路に並列に挿入されるクロスカップリング接続の振幅増幅用バッファ回路を有し、伝送用バッファ回路の異なる導電型のトランジスタと振幅増幅用バッファ回路の異なる導電型のトランジスタの同じ導電型のトランジスタの個数を同じにし、伝送用バッファ回路と振幅増幅用バッファ回路のそれぞれに、バイアスを調整するため、１つ以上をバイアス調整用トランジスタとして設け、同時にバイアス調整するクロック分配回路である。 （もっと読む）

【課題】 電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。
【解決手段】 位相同期ループ回路は外部クロック信号と帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より先行するとアップ信号を発生し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、アップ信号に応答して制御電圧が増加し、ダウン信号に応答して制御電圧を減少するループフィルタ回路と、制御電圧を受信してｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを含むこともできる。また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。 （もっと読む）

【課題】デジタルシステムの処理能力を向上する。
【解決手段】デジタルシステム１００は、組み合わせ論理回路の第１ステージ１１０、第２ステージ１１２を備える。フルラッチ回路１０４は、組み合わせ論理回路の第１ステージ１１０にデータを転送し、フルラッチ回路１０６は、組み合わせ論理回路の第２ステージ１１２にデータを転送する。トランスペアレントラッチ回路１１４は、組み合わせ論理回路のステージ１１０からの出力データＡ０を、フルラッチ回路１０６に対して転送する。トランスペアレントラッチ回路１１６は、組み合わせ論理回路の第２ステージ１１２からの出力データＢ０を転送する。フルラッチ回路１０４は、クロックＡに応じて動作し、トランスペアレントラッチ回路１１４は、第１クロックＡの反転信号に応じて動作する。 （もっと読む）

【課題】エネルギ効率のよい小さく安価なクロックを提供すること
【解決手段】第1と第2の共振器が互いに隣接してモノリシックに製造される。第1の共振器は基準共振器である。第2の共振器の共振周波数は、第1の共振器から差周波数Foだけオフセットしている。各共振器は、発振器内に包含される。ミクサーが、双方の発振器の出力を受け取る。低域フィルタが、ミクサーの出力を受け取り、差周波数Foに等しい周波数のクロック信号を生成する。 （もっと読む）

【課題】 クロックが重畳された入力データから該クロックを復元することなく、正確にデータを復元できるデータリカバリ方法。
【解決手段】 シリアル転送されたデータをオーバーサンプリングすることにより復元するデータリカバリ方法で、シリアル転送されたデータを、所定周波数のクロックを所定位相ずつずらして生成された多相クロックによりオーバーサンプリングし、データ位相状態に応じて、位相状態が互いに異なるクロックパターンを生成、データから生成した第１の位相パターンと、クロックパターンから生成した第２の位相パターンとを比較し、抽出するビット数を制御する位相状態制御と、第１の位相パターンと第２の位相パターンに基づき、位相誤差を検出する位相誤差検出と、クロックパターンの位相状態及び位相誤差検出工程により検出された位相誤差に基づき、オーバーサンプリングデータから抽出するビットを選択してデータを復元する。 （もっと読む）

集積回路が提供され、処理段階の少なくとも1つが、処理論理出力信号を生成するために、少なくとも1つの処理段階入力値に対して処理動作を実施するように動作可能である処理論理を有する複数の処理段階と、前記集積回路が前記処理動作を実施する動作モードと、前記集積回路が信号値を保持するが、前記処理動作を実施しない待機モードとの間で切り替えるために、前記集積回路を制御するように動作可能である低電力モード制御装置とを備え、前記処理段階の前記少なくとも1つが、非遅延捕獲時間において前記処理論理出力信号の非遅延値を捕獲するように動作可能である非遅延ラッチと、遅延捕獲時間において前記処理論理出力信号の遅延値を捕獲するように前記動作モード中に動作可能である遅延ラッチであって、前記遅延捕獲時間が、前記非遅延捕獲時間より後であり、前記非遅延値が、前記遅延捕獲時間より前に、処理段階入力値として後続処理段階に渡され、前記非遅延値と前記遅延値との相違が、前記処理動作が前記非遅延捕獲時間において完了していないことを示す、遅延ラッチとを有し、前記非遅延ラッチがパワーダウンされ、かつ前記非遅延値を失う間、前記遅延ラッチが、前記遅延値を保持するように前記待機モード中に動作可能であり、前記遅延ラッチが、より低い静止電力消費を有するように形成される。
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【課題】柔軟なレンジの動作周波数Ｆならびに連続同一符号ＣＩＤ要件に対応するマルチモードクロックデータリカバリ（ＣＤＲ）回路を使用して復元クロック信号を生成するための技術を提供する。
【解決手段】第１のモード内において制御された発振器が復元クロック信号を提供し、第２のモードにおいては位相補間器が復元クロック信号を提供する。マルチモードＣＤＲ回路は、（ＣＩＤ／Ｆ）が時間許容値未満である場合第１のモードで動作し、（ＣＩＤ／Ｆ）が時間許容値より大きい場合第２のモードで動作する。 （もっと読む）

【課題】低コストでありながら、システムクロックと同期信号のスキュウを低減するシステムクロック分配装置、システムクロック分配方法を提供する。
【解決手段】同期信号を用いてデータのタイミングを合わせるシステムクロック分配装置であって、周期的な同期信号を生成する発振部１およびＰＬＬ２と、データを格納するメモリと、メモリに格納されたデータを用いる演算処理を行う少なくとも１つのＣＰＵと、ＣＰＵからメモリへのアクセスを制御する少なくとも１つのメモリアクセスコントローラを有し、同期信号の整数倍の周波数を持つシステムクロックを生成し、システムクロックによる動作に基づいてＣＰＵとメモリアクセスコントローラの制御を行う。 （もっと読む）

【課題】 一つの信号を多数の使用箇所に小さなスキューで分配供給する場合、最初に予想される使用箇所数に十分な数を小さなスキューで分配供給できる信号分配経路を設計し、次にユーザ論理を設計する方法が広く知られている。
この時、予想した使用箇所数より実際の使用箇所数が少ない場合、使用されない分配用回路で無駄に電力が消費されるという問題があった。
【解決手段】
設計する信号分配経路で使用される分配用セルから、分配用回路を削減し消費電力を低減した分配用セルを作成する。ユーザ論理の配置位置を決定し使用箇所数が決定した後に、消費電力を低減した分配用セルに置換する。 （もっと読む）

【課題】クロックのエッジとリセットのエッジが重なることを抑止することができる半導体集積回路を提供する。
【解決手段】ＰＬＬ１１の安定を待ち、クロックが必要な同期リセットを必要とする同期リセット回路に十分な長さのリセットを与え、各種のクロックのエッジとリセット解除のエッジが重ならないように前後でクロックを止めるようにクロックイネーブル信号ＣＫＥＮを各ゲート回路１５から７に出力し、リセット信号ＣＲＳＴを同期クロック回路１９，２０および非同期クロック回路２１に出力するクロック／リセット制御回路２１を有する。 （もっと読む）

一部の実施例では、回路は、発振器回路(102)と制御回路(104)とを含む。発振器回路は、クロック信号を生成し、選択可能遅延回路(106)を含む。制御信号は、発振器からのクロック信号と、基準信号とを受信する。制御回路は、選択可能遅延回路を起動させてクロック信号の周波数を変更するよう、制御信号を発振器回路に供給する。一部の実施例では、方法は、クロック信号を発振器回路において生成する工程と、クロック信号を処理して制御信号を生成する工程と、発振器回路における選択可能遅延回路を制御信号に応じて起動させる工程とを含む。
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【課題】 基準クロックの高速性やフリップフロップの高速動作を必要とせずに、狭い位相差を有する多相クロックを生成することができる多相クロック生成回路を提供する。
【解決手段】 基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、位相が異なる第１及び第２の基準クロック(clka,clkb)をそれぞれ分周して出力クロックを生成する第１及び第２の分周回路（diva,divb）と、第１及び第２の分周回路の所定のノード（divbx_qx,divax_qx）間を間欠的に短絡するスイッチとを有し、当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡する。具体的には、スイッチは、第１、第２の基準クロックのいずれかまたは両方により短絡制御される。独立して動作する分周回路が、位相が異なる基準クロックを分周して、位相が異なる出力クロックを生成し、短絡スイッチにより両分周回路の動作を整合させて、分周回路が生成するそれぞれの分周クロックの位相ずれを整合させる。 （もっと読む）

【課題】 消費電力が少なく、出力端子間におけるスキューの発生を抑制する。
【解決手段】 分配用集積回路３４は、差動クロック信号が入力する一対のクロック入力端子と、差動クロック信号を出力する複数対のクロック出力端子とを備えている。一対のクロック入力端子に対応して設けたマイクロストリップライン４２、４４は、クロック入力端子の近傍の部分に終端抵抗Ｒｔ４〜Ｒｔ７が接続してある。各マイクロストリップライン４２、４４のそれぞれには、複数の分岐マイクロストリップライン５０、５２が抵抗素子Ｒｂを介して接続してある。分岐マイクロストリップライン５０、５２は、他端がランド５４、５６を介してクロック出力端子に接続される。一方のマイクロストリップラインに接続した抵抗素子Ｒｂは、他方のマイクロストリップラインを跨いで形成してある。 （もっと読む）

【課題】クロック信号ＣＬＫの停止時にその導通時に使用するＰＭＯＳトランジスタの信頼性上の課題であるＮＢＴＩによる経時劣化を削減してクロックスキューを抑制すること。
【解決手段】入力されたイネーブル信号ＥＮに基づいてフリップフロップ４２ａ、４２ｂに対してクロック信号ＣＬＫの供給とその供給の停止とを行うクロック供給回路であって、入力されたクロック信号を伝播するバッファ１と、バッファ１とフリップフロップ４２ａ、４２ｂとの間に配置されて、バッファ１から伝播されてくるクロック信号ＣＬＫとイネーブル信号ＥＮとを入力し、入力されたクロック信号ＣＬＫとイネーブル信号ＥＮそれぞれの論理値の組み合わせによりクロック信号ＣＬＫの動作と停止とのゲート動作を行う多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´とを備え、フリップフロップ４２ａ、４２ｂに接続される多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´内の最終段のＰＭＯＳトランジスタ３２４をクロック信号ＣＬＫの動作停止時にＯＦＦ状態にする構成。 （もっと読む）

【課題】 分周比を定めるカウント周期が設定される分周用のカウンタを備えるＰＬＬ回路において、周期設定時間を短縮する。
【解決手段】 メモリ２８は、分周するカウンタ２４の設定周期を複数パターン記憶しており、シリアルバスＳＢを介してＰＬＬ回路６１の外部から入力される選択信号によって指定された設定周期を読み出す。メモリ２８から読み出されたデータ量の多い設定周期を、パラレルバスＰＢを介してカウンタ２４に入力するので、カウンタ２４への周期設定には時間がほとんどかからない。また、カウンタ２４のｂｉｔ数が増えても設定時間は長くならない。しかも、受信チャンネルが決まっている領域では、従来と同じシリアルバスＳＢのインターフェースを用いても、メモリ２８に記憶されている設定周期を選択するためのデータ量の少ない選択信号を伝送し、カウンタ２４の周期設定時間を短くすることができる。 （もっと読む）

ダイナミック電圧スケーリング（ＤＶＳ）システムのための方法と装置がここに提示される。一実施形態において、埋め込まれた遅延チェッカー（ＥＤＣ）セルを用いてマイクロプロセッサーコア内の実際の行動とクリティカルパスを測定する。マイクロプロセッサーコア内のクリティカルパスは、コアに対する電圧をダイナミックに変更するための基礎である。他の実施形態において、スレーブリング発振器（ＳＲＯ）セルは、マイクロプロセッサーコアに隣接して配置されＥＤＣセルと一緒に使用されてＤＶＳシステムに冗長度を供給する。
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データ要素を記憶するよう構成された複数の記憶エレメント（１０１〜１０５）と、複数の処理エレメントとを有する電子回路が設けられる。上記複数の処理エレメントは、上記記憶エレメントに記憶されたデータ要素を処理する。動作時において、各記憶エレメントが自身のデータ要素をロードする時点は、電力消費ピークの最大許容値を満足させるために相互に異なったものとする。
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クロック発生をもたらすためのシステムおよび方法が開示される。一実施例によれば、構成可能でインシステムプログラマブルな、柔軟なスキュー制御アーキテクチャを含むクロックジェネレータチップが与えられる。クロックジェネレータチップはさらにプログラム可能な入力回路、プログラム可能な出力回路を与えることができ、ＪＴＡＧバウンダリスキャンを可能にし得る。
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