【課題】寄生インダクタンスの影響によるフィルタ特性劣化を防止することができるＥＳＤ保護素子を提供する。
【解決手段】第１導電型半導体基板と、前記半導体基板の第１主表面に形成された信号入力電極と、前記半導体基板の第２主表面の表面領域に形成された第２導電型ベース領域と、前記第１導電型半導体基板の前記第２導電型ベース領域の表面領域に選択的に形成された第１導電型拡散領域と、前記第１導電型半導体基板の第２主表面上に形成され、前記第１導電型拡散領域に電気的に接続された抵抗層と、前記第１導電型拡散領域に電気的に接続された信号出力電極と、前記抵抗層に電気的に接続された接地電極と、を備えたことを特徴とするＥＳＤ保護素子を提供する。 （もっと読む）

選択可能なトリガおよび保持電圧を備えたシリコン整流器半導体デバイスは、トリガ素子（５２２）を含む。半導体母材（５０２）中に形成された第１の電導形の第１のウエル領域（５０４）。第１のウエル領域中に第１の電導形の第１の領域（５１０）が形成される。第１のウエル領域中に第２の電導形の第２の領域（５１２）が形成される。半導体母材中に第１のウエル領域に隣接して第２の電導形を有する第２のウエル領域（５０６）が形成される。第２のウエル領域中に第１の電導形の第３の領域（５１４）が形成される。第２のウエル領域中に第２の電導形の第４の領域（５１６）が形成される。トリガ素子は、第１の領域に接続されて、ベース・トリガ電圧およびベース保持電圧を変更されたトリガ電圧および変更された保持電圧に変更する。第１の端子又はパッド（５１８）は、第２の領域に接続される。第２の端子（５２０）は、第３の領域、第４の領域およびトリガ素子に接続される。動作時に、第１の端子は、変更されたトリガ電圧が第１の端子に供給されるのに応答して、低インピーダンス状態において第２の端子に電流を流す。
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【課題】 電子写真プロセスの露光ヘッドなどの構成に用い得る発光素子アレイの小型化を図る。
【解決手段】 動作制御のため外部から印加される制御信号を受けるための制御電極を有する複数の３端子スイッチ素子、例えば発光サイリスタ（３０６）が半導体薄膜で形成されており、複数の発光サイリスタで構成されるアレイが半導体薄膜で形成され、半導体基板上に形成された、或いは別の半導体薄膜に形成されたシフトレジスタ（３０１）により駆動される。シフトレジスタと発光サイリスタと薄膜からなる配線層（３０３，３０４，３３２）で接続される。 （もっと読む）

【課題】サイリスタの一部を半導体基板上に形成することで、従来のＣＭＯＳサイリスタプロセスを大幅に変更することなく、素子面積を縮小化することを可能とする。
【解決手段】半導体基板１１に形成されたものでＭＩＳ型ゲート３０を有するサイリスタ２０を備えた半導体装置１であって、サイリスタ２０は、第１導電型の第１領域２１と、第１導電型領域２１とは逆導電型の第２導電型の第２領域２２と、第１導電型の第３領域２３と、第２導電型の第４領域２４とを直列に接続したものからなり、第１領域２１、第２領域２２および第３領域２３は半導体基板１１に形成され、第３領域２３は半導体基板１１面より上方に立ち上げて形成され、第４領域２４は上方に立ち上げて形成された第３領域２３上に形成されているものである。 （もっと読む）

【課題】 炭化珪素バイポーラ型半導体装置において、通電を続けることにより生じる積層欠陥の発生および積層欠陥の面積拡大を抑制すること。
【解決手段】 化学気相蒸着法によって第１導電型の炭化珪素単結晶基板１の表面から成長させた第１導電型の炭化珪素エピタキシャル膜２における少なくとも種欠陥密度が高い表層４を除去した後、表層４を除去した炭化珪素エピタキシャル膜２の表面から第２導電型の炭化珪素エピタキシャル膜３を成長させる。また、第２導電型の炭化珪素エピタキシャル膜３を成長させた後、この第２導電型の炭化珪素エピタキシャル膜３における少なくとも種欠陥密度が高い表層６を除去する。 （もっと読む）

【課題】本発明は、配線抵抗のばらつきに依ることなく、単位面積当たりのＥＳＤ耐圧効率を高めることが可能な半導体集積回路装置を提供することを目的とする。
【解決手段】本発明に係る半導体集積回路装置において、ＳＣＲのアノードとなるｐ型半導体領域３は、アノード電極９との導通路１０ａ〜１０ｄが複数接続されるコンタクト領域３ｓを除いて、そのシリサイド化処理がブロックされて成る構成とされている。 （もっと読む）

【課題】半導体集積回路における入出力端子、電源端子および接地端子の各端子間に入る、静電放電の誘起要因となるサージから内部回路を保護する、低寄生容量でサージ耐圧の高い静電放電保護回路を提供すること。
【解決手段】ＰＮＰバイポーラトランジスタ部分のエミッタとベースが、それぞれ、入出力端子１２と電源端子１３に接続し、ＮＰＮバイポーラトランジスタ部分のエミッタが接地端子１４に接続する第一のサイリスタ１０と、ＰＮＰバイポーラトランジスタ部分のエミッタが電源端子１３に接続し、ＮＰＮバイポーラトランジスタ部分のエミッタとベースが、それぞれ、入出力端子１２と接地端子１４に接続する第二のサイリスタ１１と、電源端子１３と接地端子１４との間に接続された電源線間保護回路１５とを具備する静電放電保護回路を構成する。 （もっと読む）

たとえばサイリスタのような高電圧炭化珪素（ＳｉＣ）デバイスが提供される。第１の導電型を有する第１のＳｉＣ層が第２の導電型を有する電圧遮断用ＳｉＣ基板の第１の表面上に備えられる。ＳｉＣの第１の領域が第１のＳｉＣ層上に備えられ、この領域は第２の導電型を有する。ＳｉＣの第２の領域が第１のＳｉＣ層内に備えられる。ＳｉＣの第２の領域は第１の導電型を有し、ＳｉＣの第１の領域に隣接している。第１の導電型を有する第２のＳｉＣ層が電圧遮断用ＳｉＣ基板の、第１の表面とは反対側の第２の表面上に備えられる。第１、第２、および第３の電極がそれぞれＳｉＣの第１の領域、ＳｉＣの第２の領域、および第２のＳｉＣ層上に備えられる。高電圧ＳｉＣデバイスの作製に関する方法も提供される。
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高電圧炭化珪素（ＳｉＣ）デバイス、例えばサイリスタ、が提供される。第１の伝導型を有する第１のＳｉＣ層が、第２の伝導型を有する電圧阻止ＳｉＣ基板の第１の表面に設けられる。ＳｉＣの第１の領域が第１のＳｉＣ層の上に設けられ、第２の伝導型を有する。ＳｉＣの第２の領域が、第１のＳｉＣ層の中に設けられ、第１の伝導型を有し、ＳｉＣの第１の領域に近接している。第１の伝導型を有する第２のＳｉＣ層が、電圧阻止ＳｉＣ基板の第２の表面に設けられる。ＳｉＣの第３の領域が、第２のＳｉＣ層の上に設けられ、第２の伝導型を有する。ＳｉＣの第４の領域が、第２のＳｉＣ層の中に設けられ、第１の伝導型を有し、ＳｉＣの第３の領域に近接している。第１および第２のコンタクトが、ＳｉＣの第１および第３の領域の上にそれぞれ設けられる。関連する高電圧ＳｉＣデバイスの作製方法も提供される。
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サイリスタ（２５）及びＭＯＳＦＥＴトランジスタ（２６）が第１の電流伝導端子（Ａ）と第２の電流導電端子（Ｓ）との間で直列接続されることによって形成される電源装置（１）。電源装置は更に、ＭＯＳＦＥＴトランジスタの絶縁ゲート電極（２０）に接続され、装置をオン及びオフにするための制御電圧を受信する制御端子（Ｇ）と、オフ時の電荷の高速抽出のためにサイリスタに接続される第３の電流導電端子（Ｂ）を有する。これにより、オフにするときに、電流テイルがなく、また、オフにすることは非常に高速である。電源装置は、寄生コンポーネントを有さないので、非常に高い逆バイアス安全動作領域（ＲＢＳＯＡ）を有する。
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【課題】炭化珪素単結晶基板の表面から成長させた炭化珪素エピタキシャル膜の内部で通電時に電子と正孔が再結合するバイポーラ型半導体装置において、電流通電により拡大した積層欠陥面積を縮小し、増加した炭化珪素バイポーラ型半導体装置の順方向電圧を回復させる方法を提供する。
【解決手段】電流通電により積層欠陥面積が拡大し、順方向電圧が増加した炭化珪素バイポーラ型半導体装置を３５０℃以上の温度で加熱し、積層欠陥回復させる。 （もっと読む）

ＥＳＤ事象中のパワー散逸を制限することによって、非常に敏感な薄いゲート酸化物を保護することが可能なシリコンオンインシュレータ（ＳＯＩ）静電放電（ＥＳＤ）保護デバイスであって、これを達成する最良の方法はＥＳＤ事象中にアクティブ（保護）デバイスにかかる電圧降下を低減することである。一実施形態では、本発明は非常に低いトリガーおよび保持電圧を提供する。さらに、本発明のＳＯＩ保護デバイスは電圧増加を低減する低いインピーダンスと低いパワー散逸特性を有し、したがって、設計者がより面積効率の良い保護デバイスを作製可能となる。
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【課題】静電気放電保護素子を提供する。
【解決手段】この素子はＰＮＰＮ接合の正帰還及び空乏制御抵抗によって過多電流の発生を抑制する。第１導電型のウェルに第１導電型の第１拡散層が形成され、第２導電型のウェルには第１導電型の第２拡散層、第２導電型の第３拡散層及び第４拡散層が形成されている。本発明において、前記第２導電型のウェルは前記第３及び第４拡散層の間に幅が狭いスイッチング通路を含むことを特徴とする。 （もっと読む）

【課題】IV族元素半導体、III−Ｖ族化合物半導体、II−Ｖ族化合物半導体、IV族化合物半導体、有機半導体、金属結晶もしくはそれらの誘導体又はガラスから成る基板上に作製された高耐圧電子デバイスおよび耐環境電子デバイスを提供する。
【解決手段】本発明においては、ダイオードやトランジスタ等の電子デバイス中で電子又は正孔が走行する領域に、既存の半導体デバイスに用いられている材料から成る基板上に必要に応じて酸化モリブデンから成るバッファ層を介して形成された高純度の酸化モリブデンが用いられる。これにより、高耐圧特性及び高耐環境特性を有する安価な電子デバイスが実現できる。 （もっと読む）

【課題】ｐｉｎ構造を有する半導体装置のオン電圧を小さくする。
【解決手段】ｐｉｎ構造を有する半導体装置において、ｐ層１０２とｎ^-型半導体基板１０１との間のｐｎ接合に逆バイアスを印加して生じる空乏層が伸びる範囲での、ｐ層１０２の不純物量に対するｎ^-型半導体基板１０１の不純物量の比を２／３以下とする。これにより半導体装置の厚さを薄くすることができるので、オン電圧を小さくすることができる。 （もっと読む）

【課題】ＭＯＳＦＥＴを含む半導体装置において、チップサイズの縮小に対応できる過熱保護用のサイリスタチップの実装を実現する。
【解決手段】半導体装置１は、一方の主面１ａにゲート電極Ｇとソース電極Ｓとを有するＭＯＳＦＥＴを備えている。ソース電極Ｓ上に所定の温度以上で導通動作するサイリスタチップ２が配置されている。ＭＯＳＦＥＴは、Ｎ型の半導体基板１１の一方の面（主面１ａ）にＰ型の拡散層１２、その内部にＮ型の拡散層１３をそれぞれ形成し、拡散層１３に接続したソース電極Ｓと、チャネル部に延伸部を対向させたゲート電極Ｇとをそれぞれ形成し、半導体基板１１の他方の面にドレイン電極Ｄを形成した構造をもつ。サイリスタチップ２のアノード電極Ａはゲート電極Ｇに接続され、第１カソード電極Ｋ１はソース電極Ｓと直接電気的に接続され、第２カソード電極Ｋ２は第１カソード電極Ｋ１とサイリスタチップ２の内部で接続されている。 （もっと読む）

【課題】過電流保護機能を持たせた半導体装置において、MOSFETが形成されている半導体基板と同一基板内に感熱素子を作りこむことによって、裏面以外にもMOSFETとの接地面が増え、MOSFETから感熱素子への熱伝導が大きくなるようにして、感熱速度の向上を図り、装置破壊に至ることを防止する。
【解決手段】半導体基板１中にMOSFETを形成すると共に、同基板中に絶縁性を有する膜を介して形成されるアイソレーション領域内にサイリスタなどで成る感熱素子２を形成し、この感熱素子２はMOSFETのゲート-ソース間又はゲート-入力端子間に接続され、MOSFETが異常発熱したときに、感熱素子２が導通してMOSFETのゲート-ソース間又はゲート-入力端子間を短絡し、MOSFETをオフさせようにした。 （もっと読む）

【課題】 ＬＯＣＯＳ酸化膜のバーズビークが短く、かつ半導体素子の抵抗値が低い半導体装置を提供する。
【解決手段】 ＬＯＣＯＳ酸化膜により素子分離された半導体装置が、絶縁層と絶縁層上に設けられたシリコン層とを含むＳＯＩ基板と、シリコン層に形成された複数の半導体素子と、シリコン層の表面から絶縁層に達するように形成され、半導体素子の間を電気的に分離する素子分離領域とを含む。素子分離領域は、ＬＯＣＯＳ酸化膜の積層構造よりなる。 （もっと読む）

【課題】小型、軽量、高速かつ低損失のパワー半導体素子回路を構成するのに適した光結合パワー半導体素子を提供すること。
【解決手段】本発明の光結合パワー半導体素子は、実質的に同じバンドギャップを有するワイドギャップ半導体材料からなるｐ型層３４とｎ型層３３，３５とが少なくとも三層交互に、複数層積層されたバイポーラ型のパワー半導体素子と、受光素子とを含む。パワー半導体素子は、複数層３３，３４，３５のうち中間に挟まれた層３４に通電電流を制御する制御端子１６Ａを備える。複数層３３，３４，３５のうち少なくとも一層、例えば層３４に、通電電流に応じて光を発生する再結合センターが含まれ、この再結合センターで発生した光が外部へ放射されるようになっている。受光素子は、その光を受けて、パワー半導体素子の通電電流に応じた出力を発生する。 （もっと読む）

２次元シリコン制御整流器（２ＤＳＣＲ）は、格子じま模様のパターンを形成するアノードおよびカソードを持つ。かかるパターンは、所定のＳＣＲ面積内のアノード乃至カソードの接触長さ（アクティブ領域）を最大にし、すなわち、ＳＣＲ幅を有効に増大させる。物理的なＳＣＲ面積を増大させると、前記ＳＣＲの前記電流処理能力が増大する。
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