４層ｎｐｎｐ構造、カソード面１１およびアノード面１２があり、ゲート電極４を介してターンオフできるパワー半導体デバイス１。カソード電極２とアノード電極３との間に以下の順で複数の層が配置される。−外側縁によって囲まれ、中央領域がある第１導電型カソード層５、カソード層５はカソード電極２と直接の電気的コンタクトにある，−第２導電型ベース層６，−カソード層５よりも低いドーピング濃度を有する第１導電型ドリフト層７、アノード電極３と電気的コンタクトにある第２導電型アノード層８。ゲート電極４は、カソード面１１上にカソード電極２の横に配置され、ベース層６と電気的コンタクトにある。ベース層６は、カソード層５の中央領域に接触している、連続的な層としての、第１の深さに最大ドーピング濃度がある少なくとも１つの第１の層６１を具備する。第１の層６１よりも高いドーピング濃度を有し、第１の層６１とカソード層５との間に配置され、第１の層６１のほうを向いているカソード層５の外側縁をカバーする第２導電型抵抗減少層１０，１０’，１０’’、この中でカソード層５の外側縁とベース層６との間の接合での抵抗が低減される。 （もっと読む）

【課題】発光サイリスタ等の被駆動素子の破壊を防止して信頼性の向上を図る。
【解決手段】ドライバＩＣは、第１端子と、第２端子と、前記第１端子及び前記第２端子間の導通状態を制御する制御端子と、を有する被駆動素子が複数配列された被駆動素子アレイを時分割駆動する回路である。被駆動素子アレイは、隣接配置された被駆動素子毎に被駆動素子群が形成され、各被駆動素子群における第１端子群、第２端子群、及び制御端子群の内、各第２端子群がグランドにそれぞれ接続され、各制御端子群が共通母線にそれぞれ接続されている。ドライバＩＣは、各共通母線をそれぞれ駆動する複数のゲート駆動用バッファ１６２を備えている。各バッファ１６２は、電源ＶＤＤと共通母線ＯＵＴとの間に直列に接続されたスイッチ用ＰＭＯＳ４０３及び降圧用ＰＭＯＳ４０６と、共通母線ＯＵＴとグランドＧＮＤとの間に接続されたスイッチ用ＰＭＯＳ４０４とを有している。 （もっと読む）

【課題】製造工程を簡略化して低コスト化を図る。
【解決手段】半導体複合装置は、シフトレジスタと、これにより時分割駆動される半導体薄膜からなる発光サイリスタアレイとにより構成されている。この製造方法は、例えば、シフトレジスタを構成する複数の回路構成素子２４３が形成されたシリコン基板２４１を用意する。シフトレジスタにより駆動される複数の発光サイリスタ２６１〜２６４が配列された結晶構造を持った半導体薄膜からなる発光サイリスタアレイを、パッシベーション膜２４２を介してシリコン基板２４１上に貼着する。フォトリソグラフィ法により、複数の回路構成素子２４３間を電気的に接続してシフトレジスタを形成すると共に、そのシフトレジスタ及び複数の発光サイリスタ２６１〜２６４間を電気的に接続するメタル配線２６５〜２６７を形成する。 （もっと読む）

【課題】高温度における電圧上昇率（ｄＶ／ｄｔ）耐量を向上し、誤動作を防止することができるサイリスタを提供する。

【解決手段】半導体層（２０）の一方の主面において、第１の導電型（ｐ型）をもつ第１の半導体層（２１）上に第１の主電極（１１）が形成され、前記第１の導電型と反対の第２の導電型（ｎ型）をもち前記第１の半導体層中に局所的に形成された第２の半導体層（２４）と、該第２の半導体層と前記第１の半導体層とに接続するゲート電極（１３）とが、前記第１の主電極が形成されていない箇所に形成され、
前記半導体層の他方の主面において、第２の主電極（１２）が形成され、
前記第１の主電極と前記第２の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、
前記ゲート電極と前記第１の主電極との間に接続され、ＳＢＤ（３１、３２）から成る双方向ダイオードを具備することを特徴とする半導体装置。 （もっと読む）

【課題】レイアウト面積をほとんど増加させることなく、ＳＣＲのラッチアップ耐性を向上させ、かつラッチアップ耐性の方向依存を低減する。
【解決手段】Ｐ型半導体基板１に環状のＮ型ウエル３が形成されている。Ｐ型半導体基板１とは間隔をもってＮ型ウエル３に互いに間隔をもってＮ型拡散層５及びＰ型拡散層７が形成されている。Ｎ型拡散層５は、Ｎ型拡散層３で囲まれた位置のＰ型半導体基板１の周囲を取り囲んで環状に形成されている。Ｎ型拡散層３で囲まれた位置のＰ型半導体基板１に、Ｎ型拡散層３とは間隔をもって、かつ互いに間隔をもって、Ｎ型拡散層９及びＰ型拡散層１１が形成されている。 （もっと読む）

アノード、カソード及びゲート端子を有するワイド・バンドギャップ・サイリスタと、ベース、コレクタ及びエミッタ端子を有するワイド・バンドギャップ・バイポーラ・トランジスタを含む。バイポーラ・トランジスタとサイリスタとが直列接続されるように、バイポーラ・トランジスタのエミッタ端子は、サイリスタのアノード端子に直接結合される。バイポーラ・トランジスタ及びサイリスタは、ワイド・バンドギャップ・バイポーラ・パワー・スイッチング・デバイスを特徴付け、ワイド・バンドギャップ・バイポーラ・パワー・スイッチング・デバイスは、非導通状態と、ベース端子への第一制御信号の印加及びゲート端子への第二制御信号の印加に応答してバイポーラ・トランジスタのコレクタ端子に対応する第１主端子とサイリスタのカソード端子に対応する第２主端子との間に電流を流すことができる導通状態との間を切り替えるように構成される。関連した制御回路も開示される。
（もっと読む）

【課題】サイリスタ内の残存キャリアがサイリスタ相互に及ぼす影響を抑制し、転流時臨界電圧上昇率を改善し、小型化を図ることができ、更に電流上昇率耐量を向上することができるサイリスタを提供する。
【解決手段】逆並列接続構造を有するサイリスタ１において、第１の主サイリスタと第２の主サイリスタとの間にｐｎ接合によって双方を分離する接合分離領域２１０が配設される。第１の主サイリスタは第５の半導体領域２５、第３の半導体領域２３、第１の半導体領域２１及び第７の半導体領域２７により構成される。第２の主サイリスタは第４の半導体領域２４、第２の半導体領域２２、第７の半導体領域２７及び第８の半導体領域２８により構成される。 （もっと読む）

【課題】 ベース層のキャリア濃度および厚み寸法を大きく設定することなく、発光強度に対する電流増幅率βの影響を抑制することのできる発光サイリスタ、発光素子アレイ、発光装置および画像形成装置を提供することである。
【解決手段】 発光サイリスタは、基板上に第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されており、第３半導体層のバンドギャップは、第２半導体層のバンドギャップと略同一、かつ、第１および第４半導体層のバンドギャップより狭幅であり、第３半導体層は、基板側の第１領域と基板と反対側の第２領域とからなり、かつ、第１領域の不純物濃度は１×１０^１６（ｃｍ^−３）未満である。 （もっと読む）

【課題】ターンオン時に流れる主電流の電流密度を低くして、ターンオン時に破壊されにくい構造を有する３端子サイリスタを提供する。
【解決手段】ｐ型アノード層１１０における第２主面側にはアノード電極１３２が形成され、ｎ^＋型カソード領域１１６及びｐ^＋型第１オーミック領域１１８における第１主面側にはカソード電極１２８が形成され、ｐ^＋型第２オーミック領域１２０における第１主面側にはゲート電極１３０が形成された３端子サイリスタにおいて、ｐ型第２ベース層１１４におけるｎ^＋型カソード領域１１６、ｐ^＋型第１オーミック領域１１８及びｐ^＋型第２オーミック領域１２０よりも深い領域に、平面的に見てｐ^＋型第２オーミック領域１２０からｎ^＋型カソード領域１１６に延在するように、ｐ型第２ベース層１１４よりも高濃度のｐ型不純物を含有するｐ^＋型埋込拡散層１２２が形成されている３端子サイリスタ１００。 （もっと読む）

２層構造を少なくとも具備する、半導体基板（１）を備えたバイポーラパンチスルー半導体装置が提供される。層の１つは、第１の導電型のベース層（１０）である。基板は、第１の電気コンタクト（２）を備えた第１の主側面（１１）および第２の電気コンタクト（３）を備えた第２の主側面（１２）を具備する。第１の導電型のバッファ層（４）は、ベース層（１０）上に配置される。第１の導電型の第１の領域（５１、５１’）と第２の導電型の第２の領域（５２、５２’）とを交互に具備する第１の層（５）は、バッファ層（４）と第２の電気コンタクト（３）との間に配置される。第２の領域（５２、５２’）は、最大２μｍの深さおよび接合プロファイル（それは、最大１μｍで最大ドーピング濃度の９０％から１０％まで低下する）を備えた活性化領域である。 （もっと読む）

【課題】炭化ケイ素中の結晶欠陥を低減することができるプロセスならびにその結果得られる構造体およびデバイスを提供すること。
【解決手段】炭化ケイ素ベースのパワーデバイスが、＜０００１＞方向に対して８°よりも小さいオフアクシス角を形成する平坦な表面を有する炭化ケイ素ドリフト層を含む。 （もっと読む）

半導体デバイスは、第１の伝導形を有する半導体バッファ層と、バッファ層の表面上にあって第１の伝導形を有する半導体メサとを含む。さらに第２の伝導形を有する電流シフト領域が半導体メサと半導体バッファ層との間の隅に隣接して設けられ、第１と第２の伝導形が互いに異なる伝導形である。関連する方法も開示される。
（もっと読む）

【課題】積層された各層に平面的に電極が形成された、III族窒化物系化合物半導体素子
【解決手段】ｐｎｐトランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅを形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されている。ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。 （もっと読む）

【課題】消費電力を少なくするとともに、部品点数を少なくすることで低コスト化を図った点滅回路を提供することを目的とする。
【解決手段】発光サイリスタ２０の第１端子であるアノード端子は、抵抗１３を介して電源ＶＤＤに接続するとともにコンデンサ１５を介してグランドに接続し、第２端子であるカソード端子は抵抗１４を介してグランドに接続し、第３端子であるゲート端子は抵抗１１と抵抗１２の直列回路の接続中心に接続する。 （もっと読む）

【課題】表面欠陥に起因する積層欠陥が生じても、リーク電流を低減でき、最小点弧電流の増大を防止できるバイポーラ型半導体装置を提供する。
【解決手段】ｎ型の半導体基板とその半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備えたシリコンカーバイト(ＳｉＣ)を母材とする主構造体１と、上記主構造体１の半導体層の最上層に形成され、半導体基板のオフ方向に対してストライプ方向(矢印Ｒ１)が略直交するメサストライプ部２と、上記メサストライプ部２のメサ２a上に形成されたアノード電極３と、上記半導体基板の裏面に形成されたカソード電極５と、上記メサストライプ部２のメサ２a間に露出する半導体層上に形成されたゲート電極４とを備える。 （もっと読む）

【課題】高耐圧と速い動作とを共に実現することが可能な半導体装置を提供する。
【解決手段】Ｎ型基板１上に形成されたＮ型の半導体層２と、この半導体層２の表面に形成されたＰ型の第１拡散層４と、半導体層２の表面に、第１拡散層４と互いに離間し、かつ、第１拡散層４を囲むように形成された、Ｐ型の第２拡散層４と、第１拡散層４の表面に形成された、Ｐ型の第３拡散層５と、第２拡散層４の表面に形成された、Ｐ型の第４拡散層７と、第１拡散層４の表面に形成され、第３拡散層５と電気的に接続された、Ｎ型の第５拡散層６と、第２拡散層４の表面と半導体層２の表面とをまたぐように形成され、第４拡散層７と電気的に接続された、Ｎ型の第６拡散層８とを含む、ＰＮ接合型ダイオードを有する半導体装置を構成する。 （もっと読む）

【課題】特殊な工程や、保護抵抗の挿入なしに被保護回路を保護できる静電気保護素子を提供する。
【解決手段】Ｐ型の半導体基板１と、半導体基板１に形成された、Ｎ型の第１不純物層３を備える。第１不純物層３内には、ゲートとして動作するＰ型の第２不純物層５を備える。第２不純物層５には、カソードとして動作するＮ型の第３不純物層６を備える。また、第２不純物層５から一定距離離間した第１不純物層３内には、Ｎ型の第４不純物層４を備える。第４不純物層４内には、アノードとして動作するＰ型の第５不純物層８と、Ｎ型の第６不純物層９とを備える。そして、本静電気保護素子は、第４不純物層４の不純物濃度が第１不純物層３の不純物濃度よりも高く、かつ第４不純物層４の底部が第２不純物層５の底部より深くなっている。 （もっと読む）

【課題】本発明は、発光素子アレイの構造を利用して信号線の引き回しの複雑化を軽減した発光素子チップを提供する。
【解決手段】発光素子チップ５１ａは、ＧａＡｓ系の半導体で構成され、基板２００上に形成されたｐｎｐｎ構造からなる、発光部１２０の発光サイリスタ４０１と、設定部１３０の転送サイリスタ４０２と、制御部１４０の論理演算素子４０３とを備え、基板２００上にｐ型の第１半導体層２０１とｎ型の第２半導体層２０２と、ｐ型の第３半導体層２０３と、ｎ型の第４半導体層２０４とを積層し、その後、予め定められた箇所をエッチングして形成される。 （もっと読む）

【目的】配線レイアウトの関係で他の配線層の電位に起因して発生する虞のあるリーク電流を回避し得る半導体サイリスタ装置を提供する。
【構成】半導体基板と、各々が互いに接合型を異にし該半導体基板内で隣接して設けられることによって１つのサイリスタ素子を構成する２つのトランジスタと、該半導体基板上に設けられて該トランジスタの一方に接地電位を供給するための第１配線層と、該半導体基板上に設けられて該トランジスタの他方に電源電位を供給するための第２配線層と、を含む半導体サイリスタ装置であり、該第１配線層は、該半導体基板のうちで該２つのトランジスタが隣接し合う領域を被覆している。 （もっと読む）

【課題】保持電圧を高くすること、及び小型化の両方を実現出来る横方向シリコン制御整流素子及びこれを備えるＥＳＤ保護素子を提供する。
【解決手段】第１の導電型であるＰ型シリコン基板２上に形成され、Ｐ型シリコン基板２上に形成される第２の導電型であるＮウェル領域３と、Ｎウェル領域３上に形成される第１の導電型であるＰ＋アノード領域４と、Ｐ型シリコン基板２上に形成される第２の導電型であるＮ＋カソード領域７とを備える横方向シリコン制御整流素子において、Ｎウェル領域３に接触して形成される第２の導電型であるＮ型半導体領域２２と、Ｎ型半導体領域２２上に形成される第１の導電型であるＰ型半導体領域２１とを備える。 （もっと読む）