【課題】静電気印加時には、高速にトリガし、通常使用時には、ラッチアップが起きにくいサイリスタ型の保護回路を提供する。
【解決手段】第１の端子と第２の端子との間に、一端が第２の端子に接続された容量素子と、半導体基板上に設けられたサイリスタであって、上記第１の端子に接続されたアノードと、上記第２の端子に接続された第１カソードと、アノードと第１カソードとの間に配置され上記容量素子の他端に接続された第２カソードと、を備えたマルチカソードサイリスタと、を用いることにより、アノードと第２カソード間で開始したサイリスタ動作がアノードと第１カソード間のサイリスタ動作を誘起するようにした。 （もっと読む）

【課題】逆回復時のｄＶ／ｄｔの増加を抑制し、逆回復時の電圧電流波形の振動を抑制し、高速・低損失特性とソフトリカバリー特性の両者を同時に向上させる半導体装置の製造方法を提供すること。
【解決手段】リンを含むｎ型で高比抵抗のＦＺのバルクウェハ３００にて通常のプロセス処理を行い、一方の表面にｐアノード層３０１、アノード電極３０２を形成する。その後、プロトン等の軽イオン照射３０３を行う。照射後、裏面から所定の厚さまで、切削する。切削後、裏面の切削面３０５にリン等のｎ型不純物イオン（不純物３０７）のイオン注入３０６を行い、熱処理を行い、ｎカソード層３０８を形成し、その上にカソード電極３０９を形成する。 （もっと読む）

【課題】メサ型半導体装置及びその製造方法において、耐圧を向上させると共にリーク電流を低減する。
【解決手段】半導体基板１の表面にＮ−型半導体層２を形成し、その上層にＰ型半導体層３を形成する。その後、Ｐ型半導体層３の表面から、ＰＮ接合部ＪＣ、Ｎ−型半導体層２、半導体基板１の厚さ方向の途中にかけてエッチングし、半導体基板１に近づくに従って幅が大きくなるメサ溝８を形成する。その後、前記エッチングにより生じたメサ溝８の内壁のダメージ層を、ウェットエッチングにより除去すると共に、Ｐ型半導体層３の表面に近い領域において、Ｐ型半導体層３の表面に近づくに従って幅が大きくなるようにメサ溝８を加工する。その後、半導体基板１及びそれに積層された各層からなる積層体をダイシングする。 （もっと読む）

【課題】リーク電流の発生なくｐ型領域やｎ型領域を半導体基板上に結晶成長させてなるサイリスタ構成の素子を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１の表面側にｐ型領域、ｎ型領域、ｐ型領域、およびｎ型領域がこの順に接して設けられた素子を備え、少なくとも１つの領域が半導体基板１の表面に結晶成長させた結晶成長層からなる半導体装置の製造方法において、第１ｎ領域２５および第２ｐ領域２７を結晶成長層として形成する際には、半導体基板１上に第１絶縁膜１７と第２絶縁膜１９との積層膜を成膜する第１工程と、第２絶縁膜１９のエッチングに続けて第１絶縁膜１７をウェットエッチングすることによって半導体基板１に達する開口を形成する第２工程と、開口底部に露出する半導体基板１の表面に、第１ｎ領域２５および第２ｐ領域２７を選択的に結晶成長させる第３工程とを行う。 （もっと読む）

【課題】サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするＳＲＡＭ型の半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成されたサイリスタ形成領域２１を分離する素子分離領域１２と、サイリスタ形成領域２１に形成されていて、ｐ型の第１領域（第１ｐ型領域）ｐ１と、ｎ型の第２領域（第１ｎ型領域）ｎ１と、ｐ型の第３領域（第２ｐ型領域）ｐ２と、ｎ型の第４領域（第２ｎ型領域）ｎ２とが順に接合されたサイリスタＴ１、Ｔ２と、第２ｐ型領域ｐ２の下部に形成されたｎ型の第５領域（第１ウエル領域）３１を有する半導体装置１において、第５領域３１の底部および素子分離領域１２の下部に接合するｐ型の第６領域（第２ウエル領域）３２を有する。 （もっと読む）

【課題】サイリスタの第２ｎ型領域ｎ２表面に金属シリサイド層を形成しても、第２ｎ型領域ｎ２と第２ｐ型領域ｐ２間でショートを起こさないようにすることを可能とする。
【解決手段】第１ｐ型領域ｐ１（第１領域）と、第１ｎ型領域ｎ１（第２領域）と、第２ｐ型領域ｐ２（第３領域）と、第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１が形成された半導体装置１であって、第２ｐ型領域ｐ２は、素子分離領域１３で分離された半導体基板１１に形成され、第２ｐ型領域ｐ２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の両側の側壁に形成されたサイドウォール２３、２４を有し、２ｎ型領域ｎ２は、その一方側が第２ｐ型領域ｐ２の他方側と素子分離領域１３（１３−１）との接合部上を被覆し、その他方側がサイドウォール２３の他方側に接合していることを特徴とする。 （もっと読む）

【課題】ｎ型のウエル領域に設定される電圧を調整して、寄生素子に無駄な電流が流れないようにすることを可能とする。
【解決手段】第１伝導型（ｐ型）の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第２領域（第１ｎ型領域ｎ１）と、ｐ型の第３領域（第２ｐ型領域ｐ２）と、ｎ型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタＴと、前記第２ｐ型領域ｐ２にゲート（ゲート電極２２）形成され、前記第２ｐ型領域ｐ２の下部にｎ型のウエル領域３１を有する半導体装置の駆動方法であって、前記第１ｐ型領域ｐ１をアノードとし、前記第２ｎ型領域ｎ２をカソードとし、前記サイリスタＴがオン状態のときの前記ウエル領域３１の電圧を前記ウエル領域３１から前記第２ｎ型領域ｎ２に電流が流れるように設定することを特徴とする。 （もっと読む）

【課題】ＭＯＳトランジスタとサイリスタとを同一半導体基板に形成するとき、ＭＯＳトランジスタのエクステンション領域に対するサーマルバジェットの問題を回避することを可能にする。
【解決手段】第１ｐ型領域ｐ１、第１ｎ型領域ｎ１、第２ｐ型領域ｐ１、第２ｎ型領域ｎ２が順に接合され、第２ｐ型領域ｐ１にゲートが形成されたサイリスタＴと、ソース・ドレイン領域４３、４４、５３、５４とエクステンション領域４１、４２、５１、５２を備えたＭＯＳトランジスタ３、５とを半導体基板１１に形成する半導体装置の製造方法であって、ゲート電極２２の側壁に形成した第１サイドウォール２３、２４（図示せず）を用いてサイリスタＴを完成させた後に第１サイドウォール２３、２４を除去してから、エクステンション領域４１、４２、５１、５２を形成することを特徴とする。 （もっと読む）

【課題】サイリスタ構成の半導体装置において、第２ｐ型領域上に第１ｎ型領域、第１ｐ型領域を積層して形成しても、第１ｐ型領域と第２ｐ型領域とがショートを起こさないようにすることを可能とする。
【解決手段】ｐ型の第１ｐ型領域ｐ１（第１領域）と、ｎ型の第１ｎ型領域ｎ１（第２領域）と、ｐ型の第２ｐ型領域ｐ２（第３領域）と、ｎ型の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１が素子分離領域１３で分離された半導体装置１であって、第２ｐ型領域ｐ２は、素子分離領域１３で分離された半導体基板１１に形成され、第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２の一部上に形成されて、かつ、前記第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との界面の一端部が素子分離領域１１の側壁部に接合するように形成されていることを特徴とする。 （もっと読む）

【課題】ＩＣに現れるオーバーシュートが低減可能なＥＳＤ保護デバイス、およびその設計方法の提供。
【解決手段】主ＥＳＤデバイス１０と、低減された電圧で、ＥＳＤ電流を流すために、主ＥＳＤデバイスのトリガーノードに接続されたトリガーデバイス２０とを含むＥＳＤ保護回路の設計方法。このトリガーデバイス２０は、ＥＳＤ電流のための最初の電流経路中に配置される。この最初の電流経路中に、オフ状態からオン状態にトリガーされる少なくとも１つのトリガー要素を有する。この要素のトリガー速度が考慮され、その設計はそのトリガー速度が増加するように最適化される。更に、少なくとも１つのトリガー要素が、速いトリガー速度を得るために、所定のタイプ、好適にはゲート型ダイオードタイプから選択されＥＳＤ保護回路。 （もっと読む）

バイポーラ接合トランジスタが、第１の導電型を有するコレクタと、このコレクタ上の、第１の導電型を有するドリフト層と、このドリフト層上の、第１の導電型と反対の第２の導電型を有するベース層と、このベース層上の、低濃度でドープされ第１の導電型を有しベース層とｐ−ｎ接合部を形成するバッファ層と、このバッファ層上の第１の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第１の厚さは、メサ段差外側のバッファ層の第２の厚さよりも厚い。
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【課題】実効的なエピタキシャル成長面積を拡大して、エピタキシャル成長時に発生するファセットの影響を抑えることを可能とする。
【解決手段】第１ｐ型領域ｐ１と、第１ｎ型領域ｎ１と、第２ｐ型領域ｐ２と、第２ｎ型領域ｎ２とが順に接合された第１サイリスタＴ１と第２サイリスタＴ２とが素子分離領域１４で分離された状態に形成された半導体装置１であって、第１、第２サイリスタＴ１、Ｔ２の第１ｎ型領域ｎ１が素子分離領域１４を挟んで設けられ、各第１ｎ型領域ｎ１上に選択エピタキシャル成長により形成される第１、第２サイリスタＴ１、Ｔ２の各第１ｐ型領域ｐ１が、各第１ｎ型領域ｎ１間の素子分離領域１４上で連続した状態に形成されていることを特徴とする。 （もっと読む）

【課題】エピタキシャル成長層上に形成したシリサイド層やエピタキシャル成長層と半導体基板とがショートを起こすのを防止することを可能にする。
【解決手段】半導体基板１１に形成された素子分離領域１４によって分離された該半導体基板１１の素子形成領域１２と、前記半導体基板１１上に形成された絶縁膜４１と、前記素子形成領域１２の選択エピタキシャル成長させる領域上を含むように前記絶縁膜４１に形成された開口部４２と、前記開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成された半導体層１５とを有することを特徴とする。 （もっと読む）

【課題】高いゲート・カソード間耐圧を有するサイリスタを提供する。
【解決手段】第１導電型の半導体基板の第１主面には、第１導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第２導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第２主面には、第２導電型の不純物領域部であるゲート領域と、前記第１主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第２主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタであり、ゲート・カソード間距離が充分に確保できる構造であるため、ゲート・カソード間耐圧を高く確保することができる。 （もっと読む）

【課題】メサ型バイポーラトランジスタあるいはサイリスタでは、エミッタ層あるいはアノード層からベース層あるいはゲート層に注入されたキャリアが横方向に拡散し再結合する結果、小型化やスイッチング周波数の向上が困難であった。
【解決手段】エミッタ層あるいはアノード層を高濃度および低濃度からなる二層で構成し、この低濃度層と同一の不純物密度を有する同一の半導体からなる再結合抑制半導体領域をベース層またはゲート層と表面保護絶縁膜とに接して存在させるとともに、この再結合抑制半導体領域の幅をキャリアの拡散距離以上に設定する。このことにより、バイポーラトランジスタの小型化やサイリスタのスイッチング周波数向上を、性能を損なわず実現できる効果がある。また、上記バイポーラトランジスタの高濃度エミッタ層上に、正孔バリア層、伝導帯不連続緩和層、及びエミッタコンタクト層を順次積層することにより、電流増幅率を大幅に向上できる効果がある。 （もっと読む）

【課題】
オン抵抗が低く、ゲートターンオフの可能な絶縁ゲート型サイリスタを提供する。
【解決手段】
絶縁ゲート型サイリスタは、第１導電型、高不純物濃度の第１電流端子半導体領域と、
第１電流端子半導体領域上に形成された、第１導電型と逆導電型の第２導電型、低不純物
濃度の第１ベース半導体領域と、第１ベース半導体領域上に形成された、第１導電型、低不純物濃度の第２ベース半導体領域と、第２ベース半導体領域上に形成された、第２導電型、高不純物濃度の第２電流端子半導体領域と、第２電流端子半導体領域表面から第１ベース半導体領域に向かう方向で、第２電流端子半導体領域を貫通し、第２ベース半導体領域に入り、その厚さの一部を残すように形成されたトレンチと、トレンチ内に形成された絶縁ゲート電極構造と、を有し、トレンチが第２ベース半導体領域上部を複数の部分に分割し、分割された各部分を取り囲むように形成されている。 （もっと読む）

【課題】ターンオフ時間を短くできるサイリスタを有する半導体装置を提供する。
【解決手段】基板に第１導電型の第１半導体領域が形成され、その表層部に第２導電型の第２半導体領域と第２導電型の第３半導体領域（アノードＡＮ）と第１導電型の第４半導体領域（アノードゲートＡＧ）が、第２半導体領域の表層部に第１導電型の第５半導体領域（カソードＣＡ）と第２導電型の第６半導体領域（カソードゲートＣＧ）が形成され、第１及び第２半導体領域の境界から第２及び第５半導体領域の境界までの領域の第２半導体領域上にゲート絶縁膜及びゲート電極ＭＧが、第３半導体領域に負荷素子が形成されてサイリスタＳＣＲが構成された半導体装置において、サイリスタをオンからオフにする際に、アノードより高電位をアノードゲートに印加し、アノードとアノードゲートでサイリスタ内部に構成されるダイオードを降伏させてアノードの電位を制御して駆動する。 （もっと読む）

【課題】メサ構造をもつ炭化珪素バイポーラ型半導体装置において、素子の表面付近に存在する欠陥核を起点とした積層欠陥の発生およびその面積拡大を抑制し、これにより順方向電圧の増加を抑制する。
【解決手段】第１導電型炭化珪素単結晶基板、第１導電型炭化珪素ドリフト層、第２導電型炭化珪素電荷注入層および該炭化珪素電荷注入層よりもドーピング密度が高い第２導電型の高ドーピング層が、この順序にて積層してなり、前記炭化珪素ドリフト層から前記高ドーピング層側の素子表面に至るメサ構造を有し、前記高ドーピング層の厚さが１５ｎｍ〜１．５μｍであり、かつ、前記高ドーピング層における最大ドーピング密度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3であることを特徴とする炭化珪素バイポーラ型半導体装置。 （もっと読む）

【課題】大電流容量を有する半導体装置を提供する。
【解決手段】半導体装置は、エピウエハ１１０と、絶縁膜と、第１の電極と、導電層と、第２の電極１６０とを備えている。エピウエハ１１０は、高欠陥領域１１１と、高欠陥領域１１１よりも欠陥密度の低い低欠陥領域１１２とを含み、主表面１１３と、主表面１１３と反対側の裏面１１４とを有する。絶縁膜は、エピウエハ１１０の主表面１１３における高欠陥領域１１１を覆うように形成される。第１の電極は、低欠陥領域の上に形成され、絶縁膜を介して隣り合う。導電層は、絶縁膜を介して隣り合う第１の電極を電気的に接続する。第２の電極１６０は、エピウエハ１１０の裏面１１４上に形成されている。 （もっと読む）

【課題】 ＣＭＯＳ集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（ＳＯＩ）デバイスを提供すること。
【解決手段】 垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそれらのデバイスを作製する方法である。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばＮ−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばＰ−型層及びＮ−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。 （もっと読む）