【課題】 ＣＭＯＳ集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（ＳＯＩ）デバイスを提供すること。
【解決手段】 垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそれらのデバイスを作製する方法である。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばＮ−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばＰ−型層及びＮ−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。 （もっと読む）

【課題】サイリスタ構成の半導体装置において、アノード側の第１ｐ型領域ｐ１とｎ型の第１ｎ型領域ｎ１との界面を、急峻な濃度プロファイルに形成することを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有する半導体装置１の製造方法において、前記第１ｎ型領域ｎ１をｎ型の不純物をドーピングしながらエピタキシャル成長により形成する工程と、前記第１ｎ型領域ｎ１の表層を除去する表面処理を行う工程と、前記表面処理をした第１ｎ型領域ｎ１上に、前記第１ｐ型領域ｐ１をｐ型の不純物をドーピングしながらエピタキシャル成長により形成する工程とを備えたことを特徴とする。 （もっと読む）

【課題】オン抵抗を小さくすることのできる半導体装置およびその製造方法を提供する。
【解決手段】ＩＧＢＴ９１は、基板Ｓと、基板Ｓの上面Ｓａ側に形成されたエミッタ電極１７と、基板Ｓの下面Ｓｂ側に形成されたコレクタ電極１５と、エミッタ電極１７とコレクタ電極１５との間を流れる電流を制御するための制御機構（ｐ型ベース領域７、ｎ⁺不純物領域１１、絶縁膜１３、およびゲート電極１９）とを備えている。ｎ^-ドリフト領域１が基板Ｓ内に形成されている。 （もっと読む）

【課題】急峻な不純物プロファイルを呈する第１ｎ型半導体層と第１ｐ型半導体層を備えたサイリスタを有する半導体装置の製造方法を提供する。
【解決手段】第１ｐ型半導体層ｐ１と、第１ｎ型半導体層ｎ１と、第２ｐ型半導体層ｐ２と、第２ｎ型半導体層ｎ２とを順に接合してなるサイリスタを有する半導体装置の製造方法であって、半導体基板１１の表面層に、ｐ型不純物を含む第２ｐ型半導体層ｐ２を形成する工程と、エピタキシャル成長により、第２ｐ型半導体層ｐ２が設けられた半導体基板１１上に、ｎ型不純物を含む第１ｎ型半導体層ｎ１を形成する工程と、エピタキシャル成長により、第１ｎ型半導体層ｎ１上に、第１ｎ型半導体層ｎ１を形成する工程よりも低い成膜温度で、ｐ型不純物を含む第１ｐ型半導体層ｐ１を形成する工程とを有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】急峻な不純物プロファイルを呈する第１ｎ型半導体層と第１ｐ型半導体層とを備えたサイリスタを有する半導体装置の製造方法を提供する。
【解決手段】第１ｐ型半導体層ｐ１と、第１ｎ型半導体層ｎ１と、第２ｐ型半導体層ｐ２と、第２ｎ型半導体層ｎ２とを順に接合してなるサイリスタを有する半導体装置の製造方法であって、半導体基板１１の表面層に、ｐ型不純物を含む第２ｐ型半導体層ｐ２を形成する工程と、エピタキシャル成長により、第２ｐ型半導体層ｐ２が設けられた半導体基板１１上に、ｎ型不純物を含む第１ｎ型半導体層ｎ１を形成する工程と、エピタキシャル成長により、第１ｎ型半導体層ｎ１上に、ノンドープ半導体層ｍを形成する工程と、エピタキシャル成長により、ノンドープ半導体層ｍ上に、ｐ型不純物を含む第１ｐ型半導体層ｐ１を形成する工程とを有する半導体装置の製造方法である。 （もっと読む）

【課題】高い保持電圧特性を有するＳＣＲ構造の静電気保護用半導体装置を実現すること。
【解決手段】ＳＯＩ基板に形成されたＳＣＲ構造の静電気保護用半導体装置において、埋め込み絶縁膜１１上に埋め込みｎ⁺ 型領域１２を形成し、アノードｎ型領域２０、カソードｐ型領域２１は、延長領域２０ａ、２１ａを備えている。延長領域２０ａの長さＬｎと、延長領域２１ａの長さＬｐと、アノードｐ型領域２０、カソードｐ型領域２１から埋め込みｎ⁺ 型領域１２までの縦方向の距離Ｌｙを調整することで、所望の保持耐圧特性を得ることができ、アノードｎ型領域２０とカソードｐ型領域２１との間の距離Ｌを調整することで、所望の動作開始電圧値を得ることができる。 （もっと読む）

【課題】高い保持電圧特性を有するＳＣＲ構造の静電気保護用半導体装置を実現すること。
【解決手段】ＳＯＩ基板に形成された双方向型ＳＣＲ構造の静電気保護用半導体装置において、埋め込み絶縁膜１１上に埋め込みｎ⁺ 型領域１２を形成し、アノードｐ型領域２０、カソードｐ型領域２１は、延長領域２０ａ、２１ａを備えている。延長領域２０ａ、２１ａの長さＬｐと、アノードｐ型領域２０、カソードｐ型領域２１から埋め込みｎ⁺ 型領域１２までの縦方向の距離Ｌｙを調整することで、所望の保持耐圧特性を得ることができ、アノードｐ型領域２０とカソードｐ型領域２１との間の距離Ｌを調整することで、所望の動作開始電圧値を得ることができる。 （もっと読む）

【課題】圧接型大電力用サイリスタモジュール全体の上下方向寸法を小型化する。
【解決手段】放熱板1上に絶縁板11、アノード端子バー12を配置し、下面にアノード電極13aを有し、上面の中心部分にゲート電極13bを有し、その周りに環状のカソード電極13cを有するサイリスタチップ13をそれらの上に配置し、カソード電極13c上に導電性カソードスペーサを14配置し、ゲート電極13b上にコイルバネ型ゲート電極信号線15を配置し、導電性カソードスペーサ14とコイルバネ型ゲート電極信号線15とを絶縁する筒状の絶縁性ゲートスペーサ16を配置し、導電性カソードスペーサ14上にカソード端子バー18を配置し、それらを圧接手段19により上下方向に圧接し、コイルバネ型ゲート電極信号線15の上端の水平方向に延ばされた部分15bを絶縁性ゲートスペーサ16の収容溝16aの底面16a2と協働して狭持する狭持突起17bを絶縁性蓋部材17の下面に形成した。 （もっと読む）

【課題】セル面積を縮小化するとともに、サリサイドプロセスによるサイリスタを構成する領域間の短絡を防ぐことを可能とする。
【解決手段】第１伝導型の第１領域２１と、第２伝導型の第２領域２２と、第１伝導型の第３領域２３と、第２伝導型の第４領域２４とが順に接合されたもので、第３領域２３が半導体領域（半導体基板１１）に形成されたサイリスタ２０、および第３領域２３上に形成されたゲート（ゲート電極３２）を有する半導体装置１であって、第２領域２２は第３領域２３上に形成された絶縁膜４０の第３領域２３に達する開口部４７内部に形成され、第１領域２１は開口部４７内の第２領域２２上から絶縁膜４０上の一部にかけて形成され、第１領域２１上、ゲート電極３２上、第４領域２４上に金属シリサイド膜２５、２６，２７が形成されていることを特徴とする。 （もっと読む）

【課題】高温アニーリングにより、キャリア捕獲中心を効果的に減少または除去するＳｉＣ層の質を向上させる方法、および該方法により作製されたＳｉＣ半導体素子を提供する。
【解決手段】（ａ）最初のＳｉＣ結晶層（Ｅ）における浅い表面層（Ａ）に炭素原子(Ｃ)、珪素原子、水素原子、またはヘリウム原子をイオン注入して、注入表面層に余剰な格子間炭素原子を導入する工程と、（ｂ）当該層を加熱することにより、注入表面層（Ａ）からバルク層（Ｅ）へ格子間炭素原子（Ｃ）を拡散させるとともにバルク層における電気的に活性な点欠陥を不活性化する工程と、を含む、幾つかのキャリア捕獲中心を除去または減少することによりＳｉＣ層の質を向上させる方法および該方法により作製された半導体素子。上記工程の後、表面層（Ａ）を、エッチングするかまたは機械的に除去してもよい。 （もっと読む）

【課題】移動度を高めることで、オンからオフへのスイッチング速度を高速化することを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたもので、該第３領域（第２ｐ型領域ｐ２）にゲート（ゲート電極１４等）が形成されたサイリスタ２を有する半導体装置１であって、前記サイリスタ２の第１領域乃至第４領域は、シリコンゲルマニウム領域もしくはゲルマニウム領域に形成されていることを特徴とするものである。 （もっと読む）

【課題】安価なバルク半導体基板を用いながらも、特別なプロセスを要さずにサイリスタを用いたメモリセルを得ることが可能な半導体装置を提供する。
【解決手段】ｐ型の半導体基板１００の表面側に設けられたｎ型カソードｎ（Ｋ）と、ｎ型カソードｎ（Ｋ）の表面層部分に設けられたｐ型ベースｐ（Ｂ）と、この上部に順次設けられたｎ型ベースｎ（Ｂ）およびｐアノードｐ（Ａ）と、ｐ型ベースｐ（Ｂ）上に設けられたゲート電極Ｇとからなるサイリスタ構成のＤＲＡＭセルを備えた半導体装置１ａである。 （もっと読む）

【課題】ゲート電極からのバイアス効果を大きくするとともに、オンからオフへのスイッチング速度を高速化することを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタ２と、前記第３領域に形成されたゲート電極１３と、前記第３領域が形成されるもので前記バルク半導体基板１０に形成された第２伝導型のウエル領域１１とを有する半導体装置１であって、前記サイリスタ２の第１領域側に第１電圧が印加され、前記サイリスタ２の第４領域側に前記第１電圧よりも高い第２電圧が印加され、前記ウエル領域１１に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧が印加されることを特徴とする。 （もっと読む）

【課題】ワイドギャップバイポーラ半導体素子を高信頼性かつ低損失で駆動でき、可制御電流を大きくできる電力変換装置を提供する。
【解決手段】この電力変換装置では、ＳｉＣ−ＧＴＯサイリスタ１の稼動に先立ち、温度上昇用ｎ型ＭＯＳＦＥＴ１１のゲート１３に信号を印可してオンさせ、電源１４ → アノード端子２ → ゲート端子４ → 抵抗１２ → 温度上昇用ｎ型ＭＯＳＦＥＴ１１ → 電源１４の経路で温度上昇用電流(加熱電流)として約４０Ａの電流を流す。上記温度上昇用電流により、ＳｉＣ−ＧＴＯサイリスタ１の温度を上昇させる。これにより、サイリスタ１の稼動により積層欠陥が増大したとしても、オン電圧の増大や最小ゲート点弧電流の増大、ターンオン時間の増大およびオフ時の電流の不均衡の増大などの劣化現象を抑制できる。 （もっと読む）

【課題】本発明は、圧接型半導体装置に組み込む際に付着していた異物を発見しやすくし、より容易に取り除くことができる半導体素子およびその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体素子は、第１の導電型の第１の半導体層と、前記第１の半導体層の所定の領域上に積層された第２の導電型の第２の半導体層と、前記第１の半導体層上に形成された第１の電極層と、前記第２の半導体層上に形成された第２の電極層と、前記第１の電極層上に形成された絶縁層と、前記絶縁層および前記第２の電極層の上に貼り合わされた導電性シートとを備えたことを特徴とする。 （もっと読む）

【課題】 隣接する２つの光転送用発光素子間においてより確実に発光状態を転送することのできる光転送アレイ装置およびその製造方法を提供する。
【解決手段】 光転送アレイ装置１は、相互に間隔をあけて配置される複数のスイッチ素子Ｔと、隣接する２つのスイッチ素子Ｔ間に設けられ、隣接する２つのスイッチ素子Ｔのうち、一方のスイッチ素子Ｔからの光を他方のスイッチ素子Ｔに導く導波体１７とを含んで構成される。導波体１７の表面１０３は反射集光領域１０４を有し、反射集光領域１０４は、外方に凸となった凸曲面状に形成され、一方のスイッチ素子Ｔからの光が反射集光領域１０４で反射されると、他方のスイッチ素子Ｔに入射するように形成される。 （もっと読む）

【課題】
オン抵抗が低く、ゲートターンオフの可能な絶縁ゲート型サイリスタを提供する。
【解決手段】
絶縁ゲート型サイリスタは、第1導電型、高不純物濃度の第１電流端子半導体領域と、第１電流端子半導体領域上に形成された、第1導電型と逆導電型の第２導電型、低不純物濃度の第１ベース半導体領域と、第１ベース半導体領域上に形成された、第１導電型、低不純物濃度の第２ベース半導体領域と、第２ベース半導体領域上に形成された、第２導電型、高不純物濃度の第２電流端子半導体領域と、第２電流端子半導体領域表面から第１ベース半導体領域に向かう方向で、第２電流端子半導体領域を貫通し、第２ベース半導体領域に入り、その厚さの一部を残すように形成されたトレンチと、トレンチ内に形成された絶縁ゲート電極構造と、を有する。 （もっと読む）

【課題】サイリスタを構成する一部の領域を積層構造とすることで、素子面積の縮小化を図るとともにパンチスルー耐性の向上を図ることを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極２３を有する半導体装置１において、前記第２領域（第１ｎ型領域ｎ１）は半導体基体（半導体基板２１）に形成され、前記第２領域上に前記第１領域（第１ｐ型領域ｐ１）が形成されているものである。 （もっと読む）

炭化ケイ素における高電界半導体デバイスのための改良された終端構造を開示する。該終端構造は、高電界動作のための炭化ケイ素ベースのデバイスと、該デバイスにおける活性領域と、該活性領域のためのエッジ終端パッシベーションとを含み、該エッジ終端パッシベーションは、表面状態を満足させ、界面密度を低下させるための該デバイスの炭化ケイ素部分の少なくとも一部分上の酸化物層と、水素の取り込みを回避するため、および寄生容量を減少させ、捕捉を最小化するための該酸化物層上の窒化ケイ素の非化学量論的層と、該非化学量論的層および該酸化物層を封入するための該非化学量論的層上の窒化ケイ素の化学量論的層と、を含む。
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【課題】 受光感度を低下することなく発光強度を増大させた発光サイリスタを提供し、さらにこの発光サイリスタを用いた発光装置および画像形成装置を提供する。
【解決手段】 本発明の第１の発光サイリスタは、基板上１０１に、第１半導体層１０２、第２半導体層１０３、第３半導体層１０４、および第４半導体層１０７がこの順に積層された発光サイリスタにおいて、第２半導体層１０３と第３半導体層１０４のバンドギャップを等しくし、第１半導体層１０２と第４半導体層１０４のバンドギャップをそれらより大きくする。また、第３半導体層１０４を基板側の第１領域１０５と基板反対側の第２領域１０６に分け、第２領域１０６の不純物濃度を第１領域１０５よりも大きくする。さらに、第４半導体層１０７の不純物濃度を第２領域１０６以上にするとともに、第２半導体層１０３の不純物濃度を第１領域１０５以上にし、第１半導体層１０２よりも小さく設定する。 （もっと読む）