【課題】高い歩留りを確保するとともに、信頼性の高い半導体装置を提供する。
【解決手段】 半導体基板１の表面に凹部５を形成し、この凹部５に対応する凸部７を絶縁性基板６（ガラスなど）上に形成する。その後、凹部５と凸部７とを嵌め合わせ、接着層８を介して、半導体基板１と絶縁性基板７とを接合する。半導体基板１の裏面をバックグラインドし、凸部７を露出させ、その後、ビアホール１０形成、貫通電極１４形成、導電端子１８形成、ダイシング等の工程を行う。このとき半導体基板１の表面及び側面は絶縁性基板６で被覆（保護）されている。なお、凸部７は所定の幅を有しており、ダイシングは凸部７の中点付近で行うようにする。 （もっと読む）

【課題】半導体メモリ素子の製造方法を提供する。
【解決手段】基板２００全面に形成された層間絶縁膜２３０上に位置するソース領域２０５上部に位置し、ゲートＧ１２の伸張方向に伸び、層間絶縁膜の一部分だけをライン形状に露出させる自己整列フォトレジストマスクを利用し、ビットライン及びキャパシティ下部電極を半導体基板の活性領域に連結させるビットラインコンタクト連結体２１６ａ及び下部電極連結体２２８ａを形成することにより、誤整列マージンを確保することができる技術と、ビットラインコンタクト連結体及び下部電極連結体それぞれを１回のマスク工程を利用して形成する半導体メモリ素子の製造方法。 （もっと読む）

ある実施の形態に係る集積回路（３０）は、基板（３８）と、基板の上に設けられた回路素子（３４）と、電極パッド（７２）と、を含み、回路素子が基板と電極パッドとの間に配置されるように、電極パッドが回路素子の上に配置され、かつ垂直軸に沿って回路素子と一直線上に並べられるという特徴を持つ。 （もっと読む）

【課題】 従来の半導体装置においては、大きな容量値を得ることが困難であった。
【解決手段】 半導体装置１は、配線１２、導電膜１４（第１の導電膜）、絶縁膜２０（第１の絶縁膜）、導電膜３０（第２の導電膜）、絶縁膜４０（第２の絶縁膜）、ビアプラグ５２（第１のビアプラグ）、およびビアプラグ５４（第２のビアプラグ）を備えている。半導体装置１において、導電膜１４、絶縁膜２０および導電膜３０は、ＭＩＭキャパシタ（容量素子）を構成している。具体的には、導電膜１４、絶縁膜２０および導電膜３０がそれぞれ下部電極、容量絶縁膜および上部電極として機能する。絶縁膜４０は、導電膜３０および配線１２の双方を覆っている。この絶縁膜４０は、ビアプラグ５２，５４に対するエッチングストッパとして機能する。 （もっと読む）

【課題】 トロイダルインダクタ４０を簡単に製造することが可能な半導体チップ１の製造方法を提供する。
【解決手段】 半導体チップ１上に第１配線１２を形成する工程と、その第１配線１２を覆うように応力緩和層３０を形成する工程と、その応力緩和層３０に貫通孔３３，３４を穿設して第１配線１２の端部を露出させる工程と、その第１配線１２の端部から貫通孔３３，３４を通り応力緩和層３０の表面にかけて第２配線２２を形成することにより、第１配線１２および第２配線２２を巻き線とし応力緩和層３０をコア４２とするトロイダルインダクタ４０を形成する工程と、を有する。 （もっと読む）

【課題】本発明の目的は、パッケージサイズがチップサイズに近く、応力吸収層とは別に、熱ストレスを効果的に吸収することができる半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【解決手段】パッケージサイズがチップサイズに近く、応力吸収層とは別に、熱ストレスを効果的に吸収することができる半導体装置である。半導体装置１５０は、電極１５８を有する半導体チップと、半導体チップの上に設けられる応力緩和層としての樹脂層１５２と、電極１５８から樹脂層１５２の上にかけて形成される配線１５４と、樹脂層１５２の上方で配線１５４に形成されるハンダボール１５７と、を有し、樹脂層１５２は表面に窪み部１５２ａを有するように形成され、配線１５４は窪み部１５２ａの上を通って形成される。 （もっと読む）

【課題】 デュアルダマシン（Dual-Damascene）法を用いた多層Ｃｕ配線の形成工程を簡略化する。
【解決手段】 層間絶縁膜４５上に形成したフォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、層間絶縁膜４５の中途部に形成したストッパ膜４６の表面でエッチングを停止することによって配線溝５２、５３を形成する。ここで、ストッパ膜４６を光反射率の低いＳｉＣＮ膜によって構成し、フォトレジスト膜５１を露光する際の反射防止膜として機能させることにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となる。 （もっと読む）

【課題】 ダマシン(Damascene)法によって形成されたヒューズを有する半導体集積回路装置の信頼性を向上させる。
【解決手段】 第４層配線５４およびヒューズ５５の上層にバリア絶縁膜５６と層間絶縁膜５７とを堆積する。バリア絶縁膜５６は、Ｃｕの拡散を防ぐための絶縁膜であり、下層のバリア絶縁膜４４と同じく、プラズマＣＶＤ法で堆積したＳｉＣＮ膜で構成する。ヒューズ５５を覆うバリア絶縁膜５６の膜厚は、下層のバリア絶縁膜４４よりも大きく、ヒューズ５５の耐湿性が向上するようになっている。 （もっと読む）

【課題】小型化が図られる線路デバイスの製造方法を提供する。
【解決手段】基板の上に第一金属柱及び第二金属柱を設置する。第一金属柱の最大幅は、第一金属柱及び第二金属柱の高さで割ると４より小さい。また、第一金属柱の高さは、２０μｍから３００μｍであって、かつ第一金属柱の中心点から第二金属柱の中心点までの距離は１０μｍから２５０μｍである。これにより、金属柱体間の距離を２５０μｍ以下に縮小することが可能であって、かつピンホール数を４００個以下の目標に抑えることも達成できる。またＩＣの性能を有効に改善し、かつ低電源ＩＣエレメントのＩＣ金属接続線路の抵抗及び負荷を大幅に下げることが可能である。 （もっと読む）

【課題】ストレスリリーフと接触窓構造の間隔距離を微小化できる線路デバイスの製造方法を提供する。
【解決手段】一つの半導体基部３０は、半導体基部３０上に位置する少なくとも一つの第一金属柱体及び半導体基部３０上と第一金属柱体上に位置する一つの第一重合物層４６を提供する。第一重合物層４６を金属柱体の一つの頂部が露出するまで除去する。一つの第二金属柱体を提供する。電気めっき方式で第一重合物層４６上に一つの金属接続線路層を形成させ、金属接続線路層は第一金属柱体及び第二金属柱体と接続する。金属接続線路層の形成ステップの前に、第一重合物層４６上に一つのチタン含有金属層を形成させる。 （もっと読む）

【課題】半導体装置及びその製造方法における信頼性の向上を図る。
【解決手段】本発明の半導体装置は、半導体基板１上に第１の絶縁層２を介して形成されたパッド電極３と、前記半導体基板１の裏面から前記パッド電極３の表面に到達するように形成されたビアホール８とを有するものにおいて、前記ビアホール８が、前記半導体基板１の裏面に近い部分よりも前記パッド電極３に近い部分の開口径が広くなるように形成された第１の開口部７Ａと、前記第１の開口部７Ａに連なり、前記半導体基板１の表面に近い部分よりも前記パッド電極３の表面に近い部分の開口径が狭くなるように前記第１の絶縁層２に形成された第２の開口部７Ｂとから成ることを特徴とする。 （もっと読む）

【課題】 金属エッチング処理工程は、有機マスキング層溶媒を用いることを省き、プラズマ金属エッチング工程の後に絶縁層６８，８１の一部をエッチングする。
【解決手段】 絶縁層６８，８１のエッチングは、１，２−エタンジオール，フッ化水素およびフッ化アンモニアを含むエッチング溶液を用いて行われる。このエッチング溶液は、絶縁層６８，８１の１００〜９００オングストロームの範囲でエッチングする。このエッチングは、絶縁層６８，８１内の移動イオンの少なくと７５パーセントを除去し、移動イオンの少なくとも９５パーセントを除去しなければならない。このプロセスは、酸フード，酸コンパチブル・スプレー・ツールまたはパドル処理ツールを用いて実施できる。このプロセスは、このプロセスを多くの異なる既存の処理工程に容易に統合できる多くの異なる実施例を含む。同様なプロセスは、レジスト・エッチバック処理工程でも利用できる。 （もっと読む）

【課題】 半導体装置の腐食を抑止する。
【解決手段】 本発明の半導体装置の製造方法は、半導体基板１上に第１の絶縁膜２を介して形成された第１の配線３に対して、前記半導体基板裏面から当該半導体基板１をエッチングして前記絶縁膜２を露出させる第１の開口７Ａを形成する。次に、前記第１の開口７から露出した前記絶縁膜２をエッチングして前記第１の配線３を露出させる第２の開口８を形成した後に、前記半導体基板１をエッチングして前記第１の開口７Ａの開口径を拡張し、より広い開口径を有する第１の開口７Ｂを形成する。そして、前記第１及び第２の開口７Ａ，８を介して前記第１の配線３を含む半導体基板裏面に第２の絶縁膜１０を形成した後に、前記第１の配線３を被覆する第２の絶縁膜１０をエッチングする工程を具備することを特徴とする。 （もっと読む）

【課題】多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置する。
【解決手段】半導体基板１上に絶縁膜７，９を介して形成された多結晶シリコンパターンからなるゲート電極１１，１３及び抵抗体２３と、ゲート電極１１，１３上及び抵抗体２３上を含んで半導体基板１上に形成された層間絶縁膜２７と、層間絶縁膜２７上に形成された金属配線層３１を備えた半導体装置において、金属配線層３１の下面に形成された第１窒化膜２９と、金属配線層３１の少なくとも一部の側面及び上面を被う第２窒化膜３３と、金属配線層３１のうち最も高い位置にある金属配線層の上面の少なくとも一部を第２窒化膜３３から露出させる高さに平坦面をもち、平坦化のためにエッチバック処理が施されているＳＯＧ膜（３５ａの一部）とを備えている （もっと読む）

【課題】熱サイクルによってほとんど劣化しない薄膜抵抗を用いて形成される半導体構造およびその製造方法を提供する。
【解決手段】半導体構造を製造する方法は、相互接続スタックの第１の導電層の上に重なる、ほぼ平坦な表面を有する第１の絶縁層を形成することを含む。薄膜抵抗が第１の絶縁層の上に重ねて形成され、第２の絶縁層が第１の絶縁層及び抵抗の上に重ねて堆積される。第２の絶縁層の一部が除去されてほぼ平坦な表面が形成される。第２の絶縁層が異方性エッチングされて第１の導電層までの第１のバイアが形成され、タングステンを含む充填材がこの第１のバイア内に堆積される。第２の絶縁層がウェットエッチングされて薄膜抵抗までの第２のバイアが形成され、第２の導電層が、第２の絶縁層の上に重ねて、且つ第２のバイア内に堆積される。 （もっと読む）

【課題】銅を主導体層とする配線間の絶縁破壊耐性を向上させる。
【解決手段】埋込第２層配線Ｌ２に対して還元性プラズマ処理する際に、ウエハを保持する第１電極に印加する電力を、ウエハに対向する第２電極よりも低くするか零にする。これにより、埋込第２層配線Ｌ２の導電性バリア膜１７ａの露出面が窒化されるので、その後の配線キャップ用の絶縁膜１５ｂの成膜時に導電性バリア膜１７ａの露出部が酸化されてしまうのを抑制または防止することができる。また、酸化バリア用の絶縁膜１５ｂ１を、酸素を用いないガス条件、特に酸化性の高いＮ_２Ｏガスを用いない条件でのプラズマＣＶＤ法等によって堆積する。これにより、導電性バリア膜１７ａの酸化を抑制または防止できる。 （もっと読む）

【課題】 多層配線工程において、低誘電率膜の表面に形成される変質層に起因した埋め込み不良や、リソグラフィの解像不良を抑制する。
【解決手段】 シリコン基板１上の低誘電率膜２に下層バリアメタル膜４ａおよび下層金属膜５ａを埋め込んだ下層配線６を形成した後、プラズマ処理により低誘電率膜２の表面に所定厚さのダメージ層７を形成する。
次に、ダメージ層７を除去して低誘電率膜２の表面に形成された変質層８の改質処理をした後に、ビアホールのエッチングストッパー膜として、第一ライナー膜を形成する。
このように形成することにより、下層配線６の上にビアホールを形成するとき、合わせずれによりビアホールの底部に低誘電率膜２が露出しても、変質層に起因した埋め込み不良や、その後に行うリソグラフィの解像不良を抑制することができる。 （もっと読む）

【課題】 貫通電極を有する半導体装置及びその製造方法において、半導体装置の信頼性及び歩留まりの向上を図る。
【解決手段】 半導体基板１０上に第１の絶縁膜１１を介してパッド電極１２を形成する。次に、パッド電極１２上を含む第１の絶縁膜１１上に、パッド電極１２を露出する開口部１４を有した第２の絶縁膜１３を形成する。次に、開口部１４を含む第２の絶縁膜１３上に、当該開口部１４を通してパッド電極１２と電気的に接続された第１の配線層１５を形成する。次に、半導体基板１０の裏面からパッド電極１２に到達するビアホール１６を形成する。次に、ビアホール１６の底部のパッド電極１２と電気的に接続された貫通電極２０及び第２の配線層２１を形成する。さらに、保護層２２、導電端子２３を形成する。最後に、ダイシングにより半導体基板１０を半導体チップ１０Ａに切断分離する。 （もっと読む）

【課題】 半導体基板に形成された開口部の形成状態を、断面観察しないでも確認できるようにすることを目的とする。
【解決手段】 本発明の半導体装置は、半導体基板１上に形成されたパッド電極３を露出するように基板裏面から開口部が形成され、この開口部を介して前記パッド電極３に配線層１０が形成されて成るものにおいて、前記開口部の形成状態をモニターするためのモニター開口部６ｂをスクライブライン上に形成することを特徴とするものである。 （もっと読む）

【課題】 本発明は、貫通電極を有する半導体装置及びその製造方法において、半導体装置の信頼性及び歩留まりの向上を図る。
【解決手段】 半導体基板１０をエッチングして、半導体基板１０の裏面からパッド電極１２に到達するビアホール１６を形成する。ここで、上記エッチングは、ビアホール１６の底部の開口径Ａが、パッド電極１２の平面的な幅Ｃよりも大きくなるようなエッチング条件により行われる。次に、ビアホール１６の底部でパッド電極１２を露出する第２の絶縁膜１７を、当該ビアホール１６を含む半導体基板１０の裏面上に形成する。次に、ビアホール１６の底部で露出されたパッド電極１２と電気的に接続された貫通電極２０及び配線層２１を形成する。さらに、保護層２２、導電端子２３を形成する。最後に、ダイシングにより半導体基板１０を半導体チップ１０Ａに切断分離する。 （もっと読む）