【課題】微細線幅の導電性ラインを有する半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子は、セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板を備える。前記セルアレイ領域を横切って前記第１コア領域から延長された第１及び第２導電性ラインを提供する。前記セルアレイ領域を横切って前記第２コア領域から延長された第３及び第４導電性ラインを提供する。この場合に、前記第１、第２、第３及び第４導電性ラインは前記セルアレイ領域に順に配列されると共に、リソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する。 （もっと読む）

【課題】本発明の目的は、パッケージサイズがチップサイズに近く、応力吸収層とは別に、熱ストレスを効果的に吸収することができる半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【解決手段】パッケージサイズがチップサイズに近く、応力吸収層とは別に、熱ストレスを効果的に吸収することができる半導体装置である。半導体装置１５０は、電極１５８を有する半導体チップと、半導体チップの上に設けられる応力緩和層としての樹脂層１５２と、電極１５８から樹脂層１５２の上にかけて形成される配線１５４と、樹脂層１５２の上方で配線１５４に形成されるハンダボール１５７と、を有し、樹脂層１５２は表面に窪み部１５２ａを有するように形成され、配線１５４は窪み部１５２ａの上を通って形成される。 （もっと読む）

【課題】 配線層とビアとの合わせずれを十分に抑制した高信頼性の半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 第一の層間絶縁層１０１上に第一の配線層１０２を形成し、第一の配線層１０２上に第二の層間絶縁層１０４を形成し、第二の層間絶縁層１０４をエッチング除去して第一の配線層１０２を露出させ、第二の層間絶縁層１０４をマスクにして第一の配線層１０２をエッチング除去して第一の層間絶縁層１０１を露出させ、第一、第二の層間絶縁層１０１、１０４上に第二の層間絶縁層１０４に対してエッチング選択比を有する第三の層間絶縁層１０５を形成し、第三の層間絶縁層１０５を研磨除去して第二の層間絶縁層１０４を露出させ、第二、第三の層間絶縁層１０４、１０５上に開口部１０９を有するマスク層１０８を形成し、開口部１０９下方の第二の層間絶縁層１０４を除去して第一の配線層１０２上にビアホール１１０を形成する。 （もっと読む）

【課題】銅と同等以上の抵抗率の導電層（シード層）を有した基板に対して、より均一な膜厚で、全面に亘って膜質の良好なめっき膜を成膜できるようにする。
【解決手段】基板保持部で保持した基板表面の周縁部に当接して該周縁部をシールするシール材９０と、基板保持部で保持した基板の表面に形成した導電層に接触して通電させるカソード接点８８と、内部にめっき液に浸漬させるアノード９８を収納し、基板保持部で保持した基板と対向する開口端部に多孔質構造体１１０を配置してめっき液室１００を区画形成したハウジング９４を有し、めっき液室１００は仕切り板１５０で複数の部屋１５４ａ，１５４ｂに仕切られ、アノード９８は複数に分割された分割アノード９８ａ，９８ｂから構成されて、各分割アノード９８ａ，９８ｂはめっき液室１００の各部屋１５４ａ，１５４ｂの内部に独立しためっき電流が流せるように配置されている。 （もっと読む）

【課題】 多層配線構造を有する半導体装置において、接続孔でクラウンを生じることが無く、高い長期信頼性を有し、生産性、経済性に優れ、十分低いＶｉａホール抵抗を有する反射防止膜の形成方法を含む多層配線構造を有する半導体装置の製造方法を提供する。
【解決手段】 高融点金属膜と、ＳｉあるいはＳｉ化合物とからなる反射防止膜との積層膜を下層アルミニウム合金膜の上に配する。 （もっと読む）

【課題】半導体素子をチップオンチップ構造にする場合、半導体素子を任意の形態で積層できるようにし、もつて多層構造の実現が可能な半導体装置を提供する。
【解決手段】半導体素子１１の素子形成領域には、複数の貫通孔７が形成され、半導体基板１の上にパッシベーション膜を施し、このパッシベーション膜は、貫通孔７の側壁、半導体基板１の裏面まで施す。そして電解メッキ法または無電解メッキ法にてバンプ電極６を厚くメッキし、バンプ電極が形成され、これらの貫通孔７を貫通するバンプ電極６が半導体基板１の表面及び裏面に突状に形成され、半導体素子１１の上下面をつなぐ電極接続を得る。 （もっと読む）

【課題】容量素子の配置設計の自由度に優れ、簡素な方法で製造可能な半導体装置を提供する。
【解決手段】半導体装置１００は、シリコン基板１０１、シリコン基板１０１上に設けられた層間膜１０３、層間膜１０３中に埋設された多層配線、多層配線中の最上層配線１０５の上面に対向して設けられ、外部接続用のハンダボール１１３が搭載されるＦ／ＣＰＡＤ１１１、および最上層配線１０５とＦ／ＣＰＡＤ１１１との間に設けられた容量膜１０９を含む。この半導体装置１００は、最上層配線１０５と、容量膜１０９と、Ｆ／ＣＰＡＤ１１１とから構成された容量素子１１０を備える。 （もっと読む）

【課題】伝送効率の低下を防止することが可能な電子基板１を提供する。
【解決手段】基体１０の能動面側に、相互にインダクタンス値または適用可能周波数のる第１インダクタ素子８０および第２インダクタ素子４０が形成されている。また基体１０の能動面側にも、相互にインダクタンス値または適用可能周波数の異なる第１インダクタ素子８５および第２インダクタ素子４５が形成されている。第１インダクタ素子８０，８５は外部との電力伝送に使用され、第２インダクタ素子４０，４５は外部との通信に使用される。この電子基板１を積層すれば、電磁シールド性を有する基体１０を介して電磁波を送受信する必要がなく、伝送効率の低下を防止することができる。 （もっと読む）

【課題】下地基板を使わずに、プリント基板等へのダイレクトな接続をすることができる、チップオンチップ構造の半導体装置を実現する。
【解決手段】半導体素子１と、半導体素子１の表面に接合された半導体チップ２１とによりチップオンチップ構造が形成されている。半導体素子１の表面における半導体チップ２１が接合される領域外には、バンプ電極６が配置されている。このバンプ電極６は、半導体素子１の貫通孔１ａを貫通するバンプ金属８と配線７を介して接続されている。 （もっと読む）

【課題】低誘電率絶縁膜を用いた多層配線構造の配線の特性を向上する。
【解決手段】まず、フォトレジスト膜２５ｃをマスクとしてストッパ絶縁膜２１ｃ／低誘電率絶縁膜２２ｃ／キャップ絶縁膜２３ｃからなる積層絶縁膜２４ｃ中のストッパ絶縁膜２１ｃを含めた状態までドライエッチングすることによって、積層絶縁膜２４ｃに配線溝３２を形成する。次いで、還元性プラズマ処理によって、フォトレジスト膜２５ｃを除去した後、配線溝３２に配線を形成する。 （もっと読む）

【課題】半導体素子を、素子形成面が上（フェースアップ）になるようにパッケージする場合に、下地基板を使わずに、プリント基板等へのダイレクトな接続をすることができる半導体装置を実現する。
【解決手段】半導体素子１の素子形成面には、素子形成面側での電気接続のためのバンプ電極２０が配置されている。また、半導体素子１の素子形成面において、バンプ電極２０が配置される領域の外側の領域には、パッド電極２が配置されている。パッド電極２の直下には、半導体素子１を貫通する貫通孔１ａが形成されている。貫通孔１ａには、バンプ６ａが形成されており、このバンプ６ａは、半導体素子１の裏面から突出している。 （もっと読む）

【課題】層間絶縁膜の剥離を防止できる技術を提供する。
【解決手段】半導体チップ１には、メモリセル形成領域２が設けられ、このメモリセル形成領域の内部にメモリセルアレイ３およびデコーダ４が形成されている。さらに、メモリセル形成領域２内には中央帯５が設けられ、この中央帯５にヒューズ群６ａが配置されている。また、半導体チップ１の角部であって、メモリセル形成領域２の外側には、複数のヒューズ群６ｂが配置されている。メモリセル形成領域２の外側には、シールリング７が形成されている。 （もっと読む）

【課題】水分および有機物の吸着量の少ないＴＥＯＳ膜を形成する。
【解決手段】ＴＥＯＳおよび酸素（Ｏ_２）を含む混合ガスを反応室５１に供給する工程を有するプラズマＣＶＤ法によって、ステージ５３上に配置された半導体ウエハ１Ｗの主面上にＴＥＯＳ膜を成膜する。反応室５１内に配置されたシャワーヘッド５２の電極には、１３．５６ＭＨｚの高周波電力および３５０ｋＨｚの高周波電力を供給し、酸素とＴＥＯＳとの流量比を、３以上、１０未満とする。このＴＥＯＳ膜の成膜速度が５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下となるように調整する。 （もっと読む）

基板に電気化学エッチングまたは電気めっきを施すことにより多層構造を形成する方法。基板上にシード層を形成し、その上に主電極を形成する。主電極は、基板から複数の電気化学セルを形成するためのパターン層を有する。電圧が印加され、シード層がエッチングされて、またはシード層に材料がめっきされて形成された構造（８）の間に誘電体（９）が堆積される。誘電体層は下層構造を露出するために平坦化され、別の構造層が第１の構造層上に形成される。または、誘電体層は２層の厚さで形成され、下層構造の上端部を選択的に露出するために選択的にエッチングされる。また、複数の構造層を１工程で形成しても良い。 （もっと読む）

本発明は、特に電気的な用途に適している半導電性基板または非導電性基板に導電性のブッシングを製作する方法に関する。本方法は、前面が少なくとも１つの場所に導電性の接触個所（６）を有している半導電性基板または非導電性基板（１３）にその裏面から少なくとも１つの切欠き（７）を設けて、切欠き（１）が前記基板の前面で、１つまたは複数の導電性の前記接触個所が存在していて当該接触個所で完全に覆われる１つまたは複数の場所の下で終わるようにし、次いで、前記基板のそれぞれの前記接触個所と裏側の表面（１０，１１，１２）との間で複数または少なくとも１つの前記切欠き（７）を貫いて導電接続を成立させる導電性構造（９）を前記基板の裏面から塗布することを特徴としている。さらに本発明は、本発明の方法によって設定された形態を備える基板ないしコンポーネントも対象としている。 （もっと読む）

【課題】本発明の主な目的は、貫通電極の位置が精度良く規制された半導体装置およびその製造方法を提供する。
【解決手段】本形態の半導体装置１０Ａは、半導体基板１１の上面に活性領域２０が形成され、この活性領域２０は、絶縁物が埋め込まれたトレンチ２４により囲まれている。また、半導体基板１１を貫通して設けた貫通孔１５は、その側面がトレンチ２４に接触するように形成されている。貫通孔１５の内部には、銅等の導電材料から成る貫通電極１６が形成される。半導体基板１１の下面に形成された裏面電極１９は、この貫通電極１６を介して活性領域２０と接続されている。 （もっと読む）

【課題】 ＭＩＭ構造の容量素子の、半導体基板上に形成した時に単位面積当たりで得られる容量値（容量密度）を高くする。また、前記ＭＩＭ構造の容量素子を有する半導体集積回路装置を小型化する。
【解決手段】 半導体基板上に、第１金属膜、第１絶縁膜、第２金属膜、第２絶縁膜、第３金属膜を順次積層してなり、前記第１金属膜と第３金属膜が電気的に接続され、前記第１金属膜、第１絶縁膜、第２金属膜により構成される第１容量と、前記第２金属膜、第２絶縁膜、第３金属膜からなる第２容量が並列に接続されており、前記第２容量の容量として機能する容量真性部が前記第１容量の容量として機能する容量真性部の内側に設けられているＭＩＭ構造の容量素子である。 （もっと読む）

【課題】半導体装置の外部接続用のパッド電極が損傷を受けることを防止する。
【解決手段】半導体基板１上に電子回路３０と、電子回路３０と接続された第１のパッド電極３と、第１のパッド電極３と接続された第２のパッド電極４とが形成される。また、第１のパッド電極３を被覆するとともに、第２のパッド電極４上にのみ開口部を有する第１の保護膜５が形成される。そして、半導体基板１を貫通するビアホール８を通して第１のパッド電極３の裏面に接続され、ビアホール８から半導体基板１の裏面に延在する配線層１０が形成される。 （もっと読む）

【課題】多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置する。
【解決手段】半導体基板１上に多結晶シリコンパターンからなる抵抗体２３と、半導体基板１上に形成された層間絶縁膜２７と、層間絶縁膜２７上に形成された金属配線層３１を備え、抵抗体２３として、同じ多結晶シリコンからなり、その上部に金属配線層３１が配置されているものと配置されていないものとを含み、両抵抗体２３，２３の上部は層間絶縁膜２７上に形成された第１窒化膜２９で被われており、抵抗体２３の上部に配置されている金属配線層３１は第１窒化膜２９上に形成され、抵抗体２３の上部かつ金属配線層３１の近傍領域での第１窒化膜２９直上に第２窒化膜３３が存在している。上部に金属配線層３１が配置されている抵抗体２３のシート抵抗値と上部に金属配線層３１が配置されていない抵抗体２３のシート抵抗値が等しくなっている。 （もっと読む）

【課題】歩留まりと信頼性の高い貫通電極を有した半導体チップおよびその製造方法を提供する。
【解決手段】この半導体チップ１は、半導体基板２を含んでいる。半導体基板２の表面には導電層３が形成されている。導電層３の下部には、半導体基板２を厚さ方向に貫通する貫通孔５が形成されている。貫通孔５内には、貫通電極８が設けられている。半導体基板２の表面には、貫通孔５を形成する前に予め、補強構造体４が、貫通孔５を完全に覆い尽くすように、貫通孔５よりも大きい径で配置されている。これにより、導電層３は、常に貫通孔５の反対面において補強構造体４で、支えられることにより、導電層３のクラックが防止される。 （もっと読む）