半導体装置の製造方法
【課題】低誘電率絶縁膜を用いた多層配線構造の配線の特性を向上する。
【解決手段】まず、フォトレジスト膜２５ｃをマスクとしてストッパ絶縁膜２１ｃ／低誘電率絶縁膜２２ｃ／キャップ絶縁膜２３ｃからなる積層絶縁膜２４ｃ中のストッパ絶縁膜２１ｃを含めた状態までドライエッチングすることによって、積層絶縁膜２４ｃに配線溝３２を形成する。次いで、還元性プラズマ処理によって、フォトレジスト膜２５ｃを除去した後、配線溝３２に配線を形成する。
【解決手段】まず、フォトレジスト膜２５ｃをマスクとしてストッパ絶縁膜２１ｃ／低誘電率絶縁膜２２ｃ／キャップ絶縁膜２３ｃからなる積層絶縁膜２４ｃ中のストッパ絶縁膜２１ｃを含めた状態までドライエッチングすることによって、積層絶縁膜２４ｃに配線溝３２を形成する。次いで、還元性プラズマ処理によって、フォトレジスト膜２５ｃを除去した後、配線溝３２に配線を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ダマシン（Damascene）プロセスを用いた多層配線の形成に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴う配線遅延を抑制するために、配線抵抗および配線容量の低減が図られている。配線抵抗に関しては、設計技術による対応と、銅を主導体層とした配線の採用が検討されている。銅配線の形成には、絶縁膜に形成された溝の内部を含む基板上に銅を主導体層とする配線用金属を堆積した後、溝以外の領域の余分な金属をＣＭＰ（Chemical Mechanical Polishing）法を用いて除去することにより、溝の内部に配線パターンを形成する方法、いわゆるダマシンプロセス（ダマシン工程、ダマシン法）が用いられている。
【０００３】
一方、配線容量に関しては、酸化シリコン膜に対して相対的に低い比誘電率が２〜３程度の低誘電率材料の採用が検討されている。なかでも、機械的強度に優れたカーボンを含有する酸化シリコン（Silicon-oxycarbite：以下、ＳｉＯＣと記す）膜が、低誘電率材料として有望視されている。
【０００４】
特開２００４−１５８８３２号公報（特許文献１）には、層間絶縁膜に低誘電率のＳｉＯＣ膜を用いた多層配線に関する技術が開示されている。
【０００５】
また、特開平６−１３２２５９号公報（特許文献２）には、シリコン基板上にレジストパターンを構成し、Ａｓ＋をイオン注入した後、μ波放電プラズマアッシャーでアッシングする際に還元性のガスであるＣＯを添加することにより、Ａｓの酸化物は、還元されて基板上から除去され、残渣の生じないレジスト除去が達成される。還元性ガスがＣＯまたはＳＯ２またはＮＯ２である技術を開示している（〔０００８〕、〔０００９〕）。
【０００６】
また、特開２００４−１５８６９１号公報（特許文献３）には、シリコン基板４上に形成されたレジストをマスクとしてイオン注入を行った際に、イオン注入により生じた変質層を含むレジストをシリコン基板から除去するときに、アンモニアを含むプロセスガスの雰囲気中にてレジストにプラズマ処理を施し、変質層１８を含むレジスト１６を除去する技術が開示されている（〔００１７〕〜〔００２４〕）。
【０００７】
また、特開２００４−１７２４０３号公報（特許文献４）には、水素を含むガスを用いてレジストをアッシングしてＨラジカルにより低誘電率絶縁膜に変質層を形成させて誘電率を上昇させないように、水素を含むガスを用いたプラズマ処理によるレジストのアッシング時に、処理容器内の一部に水素原子と還元反応を生じる金属酸化物構造体を設けることにより処理容器内の水素原子濃度を減少させ、水素原子による低誘電率絶縁膜の変質を抑制する技術の開示がある（〔００１５〕〜〔００１８〕）。
【０００８】
また、特開２００２−９０５０号公報（特許文献５）には、有機系低誘電体膜とその上層として形成されたレジスト膜とを有する被処理基板に対してアッシング処理を施すためのアッシング方法において、プロセスガスとしては、Ｏ２、Ｎ２、Ｈ２、ＮＨ３のうちの少なくとも１つを含むガスを使用して、第１工程においてレジスト膜に対して異方性プラズマイオンアッシング処理を施した後、第２工程においてマイクロ波プラズマアッシングを施すようにして、有機系低誘電体膜がレジスト膜の下層として存在する場合でも、有機系低誘電体膜の劣化を招くことなく、しかも処理速度を低下させずにレジスト膜９を高速にてアッシングする技術が開示されている（〔０００７〕〜〔００１１〕）。
【０００９】
また、特開２００１−２３９８４号公報（特許文献６）には、基板１上に、エッチングのストッパ膜、層間膜、ＩＲ損低減膜及びその下地膜を積層した後、フォトレジストを所望の形状にパターニングして、ＩＲ損低減膜、下地膜、層間膜、ストッパー膜をドライエッチングで除去した後フォトレジスト６を剥離し、バリア膜、シード膜を成膜する技術の開示がある（〔０００６〕、〔０００８〕〜〔０００９〕）。
【００１０】
また、特開平１１−１８６３９１号公報（特許文献７）には、ヴィアホールが形成される層間絶縁膜１２の下と配線溝が形成される層間絶縁膜１３の下にエッチングストッパ膜を設けてフォトレジストをマスクに層間絶縁膜１２、１３ をエッチングした後、エッチング条件を変えてヴィアホールが形成される層間絶縁膜１２の下のエッチングストッパ膜３1 を除去することにより、フォトレジストパターンに合せずれが生じても、エッチングストッパ膜の下の層間絶縁膜１1 にボイドを形成することなく、ヴィアホール５を形成できる技術の開示がある（〔００５０〕〜〔００５５〕）。
【特許文献１】特開２００４−１５８８３２号公報
【特許文献２】特開平６−１３２２５９号公報（段落〔０００８〕〜〔０００９〕）
【特許文献３】特開２００４−１５８６９１号公報（段落〔００１７〕〜〔００２４〕）
【特許文献４】特開２００４−１７２４０３号公報（段落〔００１５〕〜〔００１８〕）
【特許文献５】特開２００２−９０５０号公報（段落〔０００７〕〜〔００１１〕）
【特許文献６】特開２００１−２３９８４号公報（段落〔０００６〕、〔０００８〕〜〔０００９〕）
【特許文献７】特開平１１−１８６３９１号公報（段落〔００５０〕〜〔００５５〕）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明者は、例えば２００ｎｍピッチ以下の多層配線を形成するダマシンプロセスについて検討している。以下は、本発明者によって検討された技術であり、図１６を参照してその概要を説明する。図１６は、本発明者が検討した半導体装置の要部を模式的に示す断面図であり、（ａ）〜（ｆ）は製造過程を示す。
【００１２】
まず、図１６（ａ）に示すように、下層配線１０１上に、ストッパ絶縁膜１０２、低誘電率絶縁膜１０３およびキャップ絶縁膜１０４を積層した積層絶縁膜を形成する。ストッパ絶縁膜１０２は、例えば、プラズマＣＶＤ法によって形成されたＳｉＣ膜またはＳｉＣＮ膜である。また、低誘電率絶縁膜１０３は、例えば、プラズマＣＶＤ法によって形成された比誘電率が３．０以下のＳｉＯＣ膜である。また、キャップ絶縁膜１０４は、例えば、プラズマＣＶＤ法によって形成されたＳｉＯ２膜または比誘電率が２．５〜３．０程度のＳｉＯＣ膜である。
【００１３】
続いて、図１６（ｂ）に示すように、積層絶縁膜上に、溝（または孔）パターンを有するフォトレジスト膜１０５を形成する。次いで、図１６（ｃ）に示すように、フォトレジスト膜１０５をマスクとして積層絶縁膜中のストッパ絶縁膜１０２を残した状態までドライエッチングした後、酸化性プラズマ処理（Ｏ２プラズマ処理）によってフォトレジスト膜１０５を除去すると図１６（ｄ）に示すようになる。
【００１４】
続いて、図１６（ｅ）に示すように、露出しているストッパ絶縁膜１０２をドライエッチングし、積層絶縁膜に配線を形成するための配線溝１０６を形成する。このように、積層絶縁膜に対して配線溝１０６のパターンを形成する際に、フォトレジスト膜１０５のプラズマ除去が終了した後に、キャップ絶縁膜１０４をマスクとしてストッパ絶縁膜１０２をドライエッチングしている。この工程順が適用されるのは、フォトレジスト膜１０５のプラズマ除去に酸化性プラズマ処理が用いるため、仮に、先にストッパ絶縁膜１０２を除去した後に、フォトレジスト膜１０５のプラズマ除去を行った場合、露出している下層配線１０１の表面が酸化されてしまうからである。このため、フォトレジスト膜１０５のプラズマ除去後、ストッパ絶縁膜１０２をドライエッチングしているのである。
【００１５】
ここで、ストッパ絶縁膜１０２をドライエッチングする際、ストッパ絶縁膜１０２を構成するＳｉＣ膜またはＳｉＣＮ膜と、キャップ絶縁膜１０４を構成するＳｉＯ２膜または比誘電率が２．５〜３．０程度のＳｉＯＣ膜とは、エッチング選択比が低いため、積層絶縁膜の上部に、ファセット１０７が発生する問題が生じる。
【００１６】
続いて、図１６（ｆ）に示すように、配線溝１０６へ例えば銅（Ｃｕ）を主体とした金属膜の埋め込みを行い、さらに配線溝１０６以外の余分な金属膜を化学的機械研磨（ＣＭＰ）法によって取り除くことによって配線１０８を形成する。
【００１７】
なお、下層配線１０１は、配線１０８と同様の工程で形成され、下層配線１０１には、例えば銅（Ｃｕ）を主体とした金属膜が適用されている。
【００１８】
しかしながら、前記検討技術を用いた多層配線では、密集配線間のショートマージンの低下あるいは耐圧劣化といった問題が生じた。これは、図１６（ｆ）に示すように、積層絶縁膜の上部側にファセット１０７が発生したため、隣接する配線１０８のスペースが設計値の寸法（Ｓ０）から、仕上がり時の寸法（Ｓ１）まで短くなるからである。このようなファセット１０７が発生する原因として、積層絶縁膜の最上部に配置したキャップ絶縁膜１０４とストッパ絶縁膜１０２のエッチング選択比が低く、ストッパ膜１０２をエッチング除去する際に、同時にキャップ絶縁膜１０４もエッチングされてしまうことが考えられる。
【００１９】
このファセット１０７発生を抑制するために、フォトレジスト膜１０５をマスクとして積層絶縁膜中のストッパ絶縁膜１０２を含めた状態までエッチングすることが考えられるが、前述したように、酸化性プラズマ処理によるフォトレジスト膜１０５を除去する際に、露出している下層配線１０１の酸化による接続不良が発生してしまう。
【００２０】
このように、前記検討技術では、配線ピッチの微細化（２００ｎｍピッチ以下）に伴い、配線部分となる溝（トレンチ）部のファセット形状が、隣接配線間のショートマージン、あるいは耐圧劣化を引き起こす。
【００２１】
本発明の目的は、低誘電率絶縁膜を用いた多層配線構造の配線の特性を向上することのできる技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
本発明は、ダマシン工程を含む半導体装置の製造方法である。まず、フォトレジスト膜をマスクとしてストッパ絶縁膜／低誘電率絶縁膜／キャップ絶縁膜からなる積層絶縁膜中のストッパ絶縁膜を含めた状態までドライエッチングすることによって、積層絶縁膜に溝または孔を形成する。次いで、還元性プラズマ処理によって、フォトレジスト膜を除去した後、溝または孔に配線またはプラグを形成する。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
本発明の半導体装置の製造技術によれば、積層絶縁膜上部のファセット発生を抑制し、低誘電率絶縁膜を用いた多層配線構造の配線の特性を向上することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、本願における低誘電率絶縁膜を、酸化シリコン膜に対して比誘電率が相対的に低い絶縁膜であって、比誘電率が３．０以下の絶縁膜として説明する。
【００２８】
（実施の形態１）
本発明の実施の形態１では、ダマシン（Damascene）プロセスを用いて形成された多層配線を備えた半導体装置について説明する。図１〜図１２は、本発明に係る製造工程中の半導体装置の要部を模式的に示す断面図である。
【００２９】
まず、図１に示すように、例えば、単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面にｎチャネル型ＭＩＳトランジスタＱｎおよびｐチャネル型ＭＩＳトランジスタＱｐを形成する。また、図中の符号２は素子分離溝、符号４はｐ型ウエル、符号５はｎ型ウエルをそれぞれ示している。
【００３０】
素子分離溝２は、基板１をエッチングして形成した溝の内部に絶縁膜として、例えば、酸化シリコン膜３を埋め込んで形成する。
【００３１】
ｐ型ウエル４およびｎ型ウエル５は、基板１にｐ型不純物（ホウ素）およびｎ型不純物（リン）をイオン注入し、続いて基板１を熱処理してこれらの不純物を基板１中に拡散させることによって形成する。
【００３２】
ｎチャネル型ＭＩＳトランジスタＱｎは、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ８、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。
【００３３】
ｐチャネル型ＭＩＳトランジスタＱｐは、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極７を構成する多結晶シリコン膜中にはｎ型不純物（リン）が導入され、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極７を構成する多結晶シリコン膜中にはｐ型不純物（ホウ素）が導入される。
【００３４】
また、ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳトランジスタＱｐのゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としてＣｏ（コバルト）シリサイド膜９が形成される。
【００３５】
続いて、基板１上にＣＶＤ法で窒化シリコン膜１３と酸化シリコン膜１４とを堆積した後、酸化シリコン膜１４の表面をＣＭＰ（Chemical Mechanical Polishing）法で平坦化する。
【００３６】
続いて、ｎチャネル型ＭＩＳトランジスタＱｎのｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳトランジスタＱｐのｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の酸化シリコン膜１４をエッチングした後、その下層の窒化シリコン膜１３をエッチングして接続孔１５を形成する。
【００３７】
続いて、接続孔１５の内部にコンタクト（プラグ）１６を形成する。コンタクト１６は、例えばＴｉＮ膜とＷ（タングステン）膜との積層膜で構成する。ここで、ＴｉＮ膜はＷ膜のバリアメタル膜として機能する。バリアメタル膜は、窒化チタン膜とＴｉ（チタン）膜との積層膜で構成してもよい。
【００３８】
続いて、図２に示すように、基板１の主面、すなわち酸化シリコン膜１４上に、ストッパ絶縁膜２１ａを堆積する。次いで、ストッパ絶縁膜２１ａ上に、比誘電率がストッパ絶縁膜２１ａより低い低誘電率絶縁膜（ｌｏｗ−ｋ膜）２２ａを堆積する。次いで、低誘電率絶縁膜２２ａ上に、膜密度が低誘電率絶縁膜２２ａよりも高いキャップ絶縁膜２３ａを堆積して、ストッパ絶縁膜２１ａ、低誘電率絶縁膜２２ａおよびキャップ絶縁膜２３ａからなる積層絶縁膜２４ａを形成する。ここで、低誘電率絶縁膜２２ａには、主に配線間容量を低減するために、比誘電率が３．０以下の材料が適用される。
【００３９】
具体的には、ストッパ絶縁膜２１ａは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＣ膜またはＳｉＣＮ膜からなり、主に配線に用いられる銅（Ｃｕ）などの拡散を防止するものである。また、低誘電率絶縁膜２２ａは、例えばプラズマＣＶＤ法によって形成された膜厚２００ｎｍ程度、比誘電率が２．７程度のＳｉＯＣ膜からなる。また、キャップ絶縁膜２３ａは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＯ２膜またはプラズマＣＶＤ法によって形成された比誘電率が２．５〜３．０のＳｉＯＣ膜からなり、ＳｉＯＣ膜からなる低誘電率絶縁膜２２ａよりも膜密度が高く、主に低誘電率絶縁膜２２ａの機械的強度を補強するものである。
【００４０】
続いて、図３に示すように、積層絶縁膜２４ａ上に、配線溝パターンを有するフォトレジスト膜２５ａを形成する。このフォトレジスト膜２５ａは、後工程で積層絶縁膜２４ａをエッチングするためのマスクとなり、積層絶縁膜２４ａに対してエッチング選択比が高いものが適用される。
【００４１】
続いて、図４に示すように、フォトレジスト膜２５ａをマスクにしてキャップ絶縁膜２３ａ、低誘電率絶縁膜２２ａおよびストッパ絶縁膜２１ａをドライエッチングすることによって積層絶縁膜２４ａに配線溝２０を形成する。
【００４２】
前述の本発明者が検討した技術では、図１６を用いて説明したように、ストッパ絶縁膜１０２、低誘電率絶縁膜１０３およびキャップ絶縁膜１０４からなる積層絶縁膜上に形成されたフォトレジスト膜１０５をマスクとして、ストッパ絶縁膜１０２を残してキャップ絶縁膜１０４と低誘電率絶縁膜１０３をドライエッチングする。このストッパ絶縁膜１０２は、キャップ絶縁膜１０４をマスクとして、後工程でドライエッチングされることになる。その際、積層絶縁膜の上部にファセット１０７が発生する問題が生じた。
【００４３】
この検討技術に対して本発明では、フォトレジスト膜２５ａをマスクにしてキャップ絶縁膜２３ａ、低誘電率絶縁膜２２ａおよびストッパ絶縁膜２１ａをドライエッチングしているので、ファセットの発生を抑制することができる。特に、配線ピッチが２００ｎｍ程度以下である場合、ファセットの発生を抑制することで、隣接配線間のショートマージン、あるいは耐圧劣化を防止することができる。
【００４４】
続いて、下層にあるコンタクト（プラグ）１６の上部が露出した状態のまま、還元性プラズマエッチングによってフォトレジスト膜２５ａを除去すると図５に示すようになる。すなわち、積層絶縁膜２４ａに配線溝２０を形成するためにマスクとして用いたフォトレジスト膜２５ａを、例えばＨ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で還元性プラズマエッチングによって除去する。その際、配線などに用いられる金属が拡散するのを防止するため、基板１の加熱温度は４００℃程度以下となるようにする。
【００４５】
前述の本発明者が検討した技術では、図１６を用いて説明したように、フォトレジスト膜１０５を除去するために、酸化性プラズマエッチングが適用された。
【００４６】
この検討技術に対して本発明では、還元性プラズマエッチングを行っている。仮に、図４に示したように、例えばコンタクト１６の上部が露出した状態で、フォトレジスト膜２５ａを除去するために酸化性プラズマエッチングを行った場合、コンタクト１６の上部が酸化してしまう。しかしながら、本発明では、フォトレジスト膜２５ａを除去するために還元性プラズマエッチングを行うので、コンタクト１６の上部の酸化を防止することができる。
【００４７】
続いて、図６に示すように、配線溝２０の内部にＣｕ（銅）を主体とする金属膜を埋め込み、配線溝２０の外部に溢れた金属膜をＣＭＰ法で除去することによって、第１層目の金属配線（以下、Ｃｕ配線という）１９を形成する。すなわち、ストッパ絶縁膜２１ａ、低誘電率絶縁膜２２ａおよびキャップ絶縁膜２３ａからなる積層絶縁膜２４ａにＣｕ配線１９を、ダマシンプロセスによって形成する。
【００４８】
Ｃｕ配線１９は、バリアメタル膜とＣｕ膜との積層膜からなる。Ｃｕ配線１９を形成するには、まず、配線溝２０の内部とキャップ絶縁膜２３ａ上に膜厚５０ｎｍ程度のＴｉＮ膜、またはＴｉＮ膜とＴｉ膜との積層膜からなるバリアメタル膜をスパッタリング法で堆積し、続いて配線溝２０の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法で堆積する。
【００４９】
バリアメタル膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防ぐと共に、Ｃｕ膜と低誘電率絶縁膜２２ａと接着性を向上させるために形成する。バリアメタル膜としては、ＴｉＮ膜の他、ＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化金属膜またはこれらにＳｉを添加した合金膜、またＴａ膜、Ｔｉ膜、Ｗ膜、ＴｉＷ膜のような高融点金属膜、もしくはこれら高融点金属膜の積層膜など、Ｃｕと反応し難い各種導電膜を使用することができる。
【００５０】
続いて、図７に示すように、基板１の主面上、すなわち積層絶縁膜２４ａ上に、ストッパ絶縁膜２１ｂを堆積する。次いで、ストッパ絶縁膜２１ｂ上に、比誘電率がストッパ絶縁膜２１ｂより低い低誘電率絶縁膜２２ｂを堆積する。次いで、低誘電率絶縁膜２２ｂ上に、膜密度が低誘電率絶縁膜２２ｂよりも高いキャップ絶縁膜２３ｂを堆積して、ストッパ絶縁膜２１ｂ、低誘電率絶縁膜２２ｂおよびキャップ絶縁膜２３ｂからなる積層絶縁膜２４ｂを形成する。ここで、低誘電率絶縁膜２２ｂには、主に配線間容量を低減するために、比誘電率が３．０以下の材料が適用される。
【００５１】
具体的には、ストッパ絶縁膜２１ｂは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＣ膜またはＳｉＣＮ膜からなり、主に配線に用いられる銅（Ｃｕ）などの拡散を防止するものである。また、低誘電率絶縁膜２２ｂは、例えばプラズマＣＶＤ法によって形成された膜厚１５０ｎｍ程度、比誘電率が２．７程度のＳｉＯＣ膜からなる。また、キャップ絶縁膜２３ｂは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＯ２膜またはプラズマＣＶＤ法によって形成された比誘電率が２．５〜３．０のＳｉＯＣ膜からなり、ＳｉＯＣ膜からなる低誘電率絶縁膜２２ｂよりも膜密度が高く、主に低誘電率絶縁膜２２ｂの機械的強度を補強するものである。
【００５２】
続いて、図８に示すように、積層絶縁膜２４ｂ上に、配線溝パターンを有するフォトレジスト膜２５ｂを形成する。このフォトレジスト膜２５ｂは、後工程で積層絶縁膜２４ｂをエッチングするためのマスクとなり、積層絶縁膜２４ｂに対してエッチング選択比が高いものが適用される。
【００５３】
続いて、フォトレジスト膜２５ｂをマスクにしてキャップ絶縁膜２３ｂ、低誘電率絶縁膜２２ｂおよびストッパ絶縁膜２１ｂをドライエッチングすることによって積層絶縁膜２４ｂに接続孔２７を形成する。
【００５４】
前述したように、本発明では、フォトレジスト膜２５ｂをマスクにしてキャップ絶縁膜２３ｂ、低誘電率絶縁膜２２ｂおよびストッパ絶縁膜２１ｂをドライエッチングしているので、ファセットの発生を抑制することができる。特に、配線ピッチが２００ｎｍ程度以下である場合、ファセットの発生を抑制することで、隣接配線間のショートマージン、あるいは耐圧劣化を防止することができる。
【００５５】
続いて、下層の配線であるＣｕ配線１９の上部が露出した状態のまま、還元性プラズマエッチングによってフォトレジスト膜２５ｂを除去する。すなわち、積層絶縁膜２４ｂに接続孔２７を形成するためにマスクとして用いたフォトレジスト膜２５ｂを、例えばＨ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で還元性プラズマエッチングによって除去する。その際、配線などに用いられる金属（Ｃｕなど）が拡散するのを防止するため、基板１の加熱温度は４００℃程度以下となるようにする。
【００５６】
前述したように、本発明では、還元性プラズマエッチングを行っている。仮に、図８に示したように、例えばＣｕ配線１９の上部が露出した状態で、フォトレジスト膜２５ｂを除去するために酸化性プラズマエッチングを行った場合、Ｃｕ配線１９の上部が酸化してしまう。しかしながら、本発明では、フォトレジスト膜２５ｂを除去するために還元性プラズマエッチングを行うので、Ｃｕ配線１９の上部の酸化を防止することができる。
【００５７】
続いて、図９に示すように、接続孔２７の内部にＣｕ（銅）を主体とする金属膜を埋め込み、接続孔２７の外部に溢れた金属膜をＣＭＰ法で除去することによって、ビア（プラグ）２８を形成する。すなわち、ストッパ絶縁膜２１ｂ、低誘電率絶縁膜２２ｂおよびキャップ絶縁膜２３ｂからなる積層絶縁膜２４ｂにビア２８を、ダマシンプロセスによって形成する。このビア２８は、Ｃｕ配線１９と同様に、バリアメタル膜とＣｕ膜との積層膜からなる。
【００５８】
続いて、図１０に示すように、基板１の主面上、すなわち積層絶縁膜２４ｂ上に、ストッパ絶縁膜２１ｃを堆積する。次いで、ストッパ絶縁膜２１ｃ上に、比誘電率がストッパ絶縁膜２１ｃより低い低誘電率絶縁膜２２ｃを堆積する。次いで、低誘電率絶縁膜２２ｃ上に、膜密度が低誘電率絶縁膜２２ｃよりも高いキャップ絶縁膜２３ｃを堆積して、ストッパ絶縁膜２１ｃ、低誘電率絶縁膜２２ｃおよびキャップ絶縁膜２３ｃからなる積層絶縁膜２４ｃを形成する。ここで、低誘電率絶縁膜２２ｃには、主に配線間容量を低減するために、比誘電率が３．０以下の材料が適用される。
【００５９】
具体的には、ストッパ絶縁膜２１ｃは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＣ膜またはＳｉＣＮ膜からなり、主に配線に用いられる銅（Ｃｕ）などの拡散を防止するものである。また、低誘電率絶縁膜２２ｃは、例えばプラズマＣＶＤ法によって形成された膜厚２００ｎｍ程度、比誘電率が２．７程度のＳｉＯＣ膜からなる。また、キャップ絶縁膜２３ｃは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＯ２膜またはプラズマＣＶＤ法によって形成された比誘電率が２．５〜３．０のＳｉＯＣ膜からなり、ＳｉＯＣ膜からなる低誘電率絶縁膜２２ｃよりも膜密度が高く、主に低誘電率絶縁膜２２ｃの機械的強度を補強するものである。
【００６０】
続いて、図１１に示すように、積層絶縁膜２４ｃ上に、配線溝パターンを有するフォトレジスト膜２５ｃを形成する。このフォトレジスト膜２５ｃは、後工程で積層絶縁膜２４ｃをエッチングするためのマスクとなり、積層絶縁膜２４ｃに対してエッチング選択比が高いものが適用される。
【００６１】
続いて、フォトレジスト膜２５ｃをマスクにしてキャップ絶縁膜２３ｃ、低誘電率絶縁膜２２ｃおよびストッパ絶縁膜２１ｃをドライエッチングすることによって積層絶縁膜２４ｃに配線溝３２を形成する。
【００６２】
前述したように、本発明では、フォトレジスト膜２５ｃをマスクにしてキャップ絶縁膜２３ｃ、低誘電率絶縁膜２２ｃおよびストッパ絶縁膜２１ｃをドライエッチングしているので、ファセットの発生を抑制することができる。特に、配線ピッチが２００ｎｍ程度以下である場合、積層絶縁膜２４ｃの上部にファセットの発生を抑制することで、隣接配線間のショートマージン、あるいは耐圧劣化を防止することができる。
【００６３】
続いて、下層にあるビア（プラグ）２８の上部が露出した状態のまま、還元性プラズマエッチングによってフォトレジスト膜２５ｃを除去する。すなわち、積層絶縁膜２４ｃに配線溝３２を形成するためにマスクとして用いたフォトレジスト膜２５ｃを、例えばＨ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で還元性プラズマエッチングによって除去する。その際、配線などに用いられる金属（Ｃｕなど）が拡散するのを防止するため、基板１の加熱温度は４００℃程度以下となるようにする。
【００６４】
前述したように、本発明では、還元性プラズマエッチングを行っている。仮に、図１１に示したように、例えばビア２８の上部が露出した状態で、フォトレジスト膜２５ｃを除去するために酸化性プラズマエッチングを行った場合、ビア２８の上部が酸化してしまう。しかしながら、本発明では、フォトレジスト膜２５ｃを除去するために還元性プラズマエッチングを行うので、ビア２８の上部の酸化を防止することができる。
【００６５】
続いて、図１２に示すように、配線溝３２の内部にＣｕ（銅）を主体とする金属膜を埋め込み、配線溝３２の外部に溢れた金属膜をＣＭＰ法で除去することによって、Ｃｕ配線３３を形成する。すなわち、ストッパ絶縁膜２１ｃ、低誘電率絶縁膜２２ｃおよびキャップ絶縁膜２３ｃからなる積層絶縁膜２４ｃにＣｕ配線３３を、ダマシンプロセスによって形成する。このＣｕ配線３３は、Ｃｕ配線１９と同様に、バリアメタル膜とＣｕ膜との積層膜からなる。
【００６６】
その後、同様に、多層配線構造を形成して、保護膜（パッシベーション膜）で半導体装置の表面を覆うことによって、半導体装置が略完成する。
【００６７】
次に、本発明に係るダマシンプロセスによって形成した微細隣接配線間のＴＤＤＢ（Time Dependence on Dielectric Breakdown）特性について図１３および図１４を参照して説明する。
【００６８】
ここで、Ｃｕ配線のＴＤＤＢ特性とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定の温度の測定条件下でＣｕ配線間に比較的高い電圧を加え、この電圧印加からＣｕ配線間の絶縁膜が絶縁破壊するまでの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度に外挿して求めた時間（寿命）をいう。
【００６９】
図１３は、微細隣接配線間のＴＤＤＤ特性を説明するための図であり、（ａ）は微細隣接配線の平面形状であり、（ｂ）は（ａ）の配線間を模式的に示す断面図である。図１３に示すように、配線幅の寸法とスペース（配線間）の寸法とが同一となるように、櫛歯状にＣｕを主体とするＣｕ配線５１が形成されている。このＣｕ配線５１は、酸化シリコン膜５２上の積層絶縁膜５６の配線溝に形成されている。また、積層絶縁膜５６は、ストッパ絶縁膜５３、低誘電率絶縁膜５４およびキャップ絶縁膜５５が積層してなるものである。さらに、符号５７は、ＳｉＣＮ膜、符号５８および符号５９は酸化シリコン膜、符号６０は窒化シリコン膜、符号６１はＡｌ（アルミニウム）パッドである。
【００７０】
図１４は、配線幅の寸法とスペースの寸法が共に９０ｎｍのＴＤＤＢ特性の測定結果であり、（ａ）は本発明を用いた場合、（ｂ）は検討技術を用いた場合を示す。図１４に示すように、本発明を用いた配線間では、４０Ｖ程度の電圧を印加するまで、絶縁破壊が起こらないが、検討技術を用いた配線間では、少なくとも１０Ｖ程度の電圧印加で絶縁破壊が起こっている。
【００７１】
前述したように、本発明者が検討した技術では、配線ピッチの微細化（２００ｎｍピッチ以下）に伴い、配線が形成される配線溝の上部に発生するファセットが、隣接配線間のショートマージン、あるいは耐圧劣化を引き起こし易くなる。そこで、本発明を用いることで、配線溝の上部でファセットの発生を防止することができる。すなわち、本発明によって、多層配線構造の配線の特性を向上することができる。
【００７２】
（実施の形態２）
前記実施の形態１では、積層絶縁膜を、ストッパ絶縁膜、低誘電率絶縁膜およびキャップ絶縁膜から構成した場合について説明したが、本実施の形態２では、積層絶縁膜を、キャップ絶縁膜を含まず、ストッパ絶縁膜および低誘電率絶縁膜から構成する場合について説明する。
【００７３】
図１５は、本発明の実施の形態２に係る半導体装置の要部を模式的に示す断面図である。図１５に示すように、ストッパ絶縁膜２１ａおよび低誘電率絶縁膜２１ａからなる積層絶縁膜２４ａにＣｕ配線１９が形成されている。Ｃｕ配線１９の上部には、ストッパ絶縁膜２１ｂおよび低誘電率絶縁膜２１ｂからなる積層絶縁膜２４ｂにビア２８が形成されている。ビア２８の上部には、ストッパ絶縁膜２１ｃおよび低誘電率絶縁膜２１ｃからなる積層絶縁膜２４ｃにＣｕ配線３３が形成されている。
【００７４】
ここで、ストッパ絶縁膜２１ｃおよび低誘電率絶縁膜２２ｃからなる積層絶縁膜２４ｃにＣｕ配線３３を形成するダマシンプロセスについて説明する。なお、Ｃｕ配線１９およびビア２８も同様にして形成できるので、その説明は省略する。
【００７５】
図１５に示すように、基板１の主面上、すなわち積層絶縁膜２４ｂ上に、ストッパ絶縁膜２１ｃを堆積する。次いで、ストッパ絶縁膜２１ｃ上に、比誘電率がストッパ絶縁膜２１ｃより低い低誘電率絶縁膜２２ｃを堆積して、ストッパ絶縁膜２１ｃおよび低誘電率絶縁膜２２ｃからなる積層絶縁膜２４ｃを形成する。ここで、低誘電率絶縁膜２２ｃには、主に配線間容量を低減するために、比誘電率が３．０以下の材料が適用される。
【００７６】
具体的には、ストッパ絶縁膜２１ｃは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＣ膜またはＳｉＣＮ膜からなり、主に配線に用いられる銅（Ｃｕ）などの拡散を防止するものである。また、低誘電率絶縁膜２２ｃは、例えばプラズマＣＶＤ法によって形成された膜厚２００ｎｍ程度、比誘電率が２．７程度のＳｉＯＣ膜からなる。
【００７７】
続いて、積層絶縁膜２４ｃ上に、配線溝パターンを有するフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜をマスクにして低誘電率絶縁膜２２ｃおよびストッパ絶縁膜２１ｃをドライエッチングすることによって積層絶縁膜２４ｃに配線溝３２を形成する。次いで、ビア２８の上部が露出した状態のまま、還元性プラズマエッチングによってフォトレジスト膜を除去する。このフォトレジスト膜は、積層絶縁膜２４ｃをエッチングするためのマスクであり、積層絶縁膜２４ｃに対してエッチング選択比が高いものが適用される。なお、還元性プラズマエッチングについては前記実施の形態１で説明したので省略する。
【００７８】
積層絶縁膜２４ｃに配線溝３２を形成するために本発明者が検討した技術を用いた場合、低誘電率絶縁膜２２ｃがマスクとなって、ストッパ絶縁膜２１ｃをドライエッチングすることになり、積層絶縁膜２４ｃの上部にファセットが発生してしまう。本実施の形態２では、前記実施の形態１のように、低誘電率絶縁膜２２ｃ上にキャップ絶縁膜２３ｃを設けていない。したがって、キャップ絶縁膜２３ｃより膜密度が低い低誘電率絶縁膜２２ｃがドライエッチングされるため、前記実施の形態１より積層絶縁膜２４ｃにはファセットが発生しやすくなる。
【００７９】
しかしながら、本発明では、フォトレジスト膜をマスクにして低誘電率絶縁膜２２ｃおよびストッパ絶縁膜２１ｃをドライエッチングしているので、積層絶縁膜２４ｃの上部にファセットの発生を抑制することができる。特に、配線ピッチが２００ｎｍ程度以下である場合、ファセットの発生を抑制することで、隣接配線間のショートマージン、あるいは耐圧劣化を防止することができる。
【００８０】
続いて、配線溝３２の内部にＣｕ（銅）を主体とする金属膜を埋め込み、配線溝３２の外部に溢れた金属膜をＣＭＰ法で除去することによって、Ｃｕ配線３３を形成する。すなわち、ストッパ絶縁膜２１ｃおよび低誘電率絶縁膜２２ｃからなる積層絶縁膜２４ｃにＣｕ配線３３を、ダマシンプロセスによって形成する。
【００８１】
その後、同様に、多層配線構造を形成して、保護膜（パッシベーション膜）で半導体装置の表面を覆うことによって、半導体装置が略完成する。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８３】
例えば、前記実施の形態ではシングルダマシンに適用した場合について説明したが、デュアルダマシンに適用しても良い。
【産業上の利用可能性】
【００８４】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１に係る製造工程中の半導体装置の要部を模式的に示す断面図である。
【図２】図１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図３】図２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４】図３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図５】図４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１１】図１０に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１２】図１１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１３】微細隣接配線間のＴＤＤＤ特性を説明するための図であり、（ａ）は微細隣接配線の平面形状であり、（ｂ）は（ａ）の配線間を模式的に示す断面図である。
【図１４】ＴＤＤＢ特性の測定結果であり、（ａ）は本発明を用いた場合、（ｂ）は検討技術を用いた場合である。
【図１５】本発明の実施の形態２に係る半導体装置の要部を模式的に示す断面図である。
【図１６】本発明者が検討した半導体装置の要部を模式的に示す断面図であり、（ａ）〜（ｆ）は製造過程を示す。
【符号の説明】
【００８６】
１ 基板
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォールスペーサ
９ Ｃｏシリサイド膜
１１ ｎ型半導体領域（ソース、ドレイン）
１２ ｐ型半導体領域（ソース、ドレイン）
１３ 窒化シリコン膜
１４ 酸化シリコン膜
１５ 接続孔
１６ コンタクト（プラグ）
１９ Ｃｕ配線
２０ 配線溝
２１ａ、２１ｂ、２１ｃ ストッパ絶縁膜
２２ａ、２２ｂ、２２ｃ 低誘電率絶縁膜
２３ａ、２３ｂ、２３ｃ キャップ絶縁膜
２４ａ、２４ｂ、２４ｃ 積層絶縁膜
２５ａ、２５ｂ、２５ｃ フォトレジスト膜
２７ 接続孔
２８ ビア（プラグ）
３２ 配線溝
３３ Ｃｕ配線
５１ Ｃｕ配線
５２ 酸化シリコン膜
５３ ストッパ絶縁膜
５４ 低誘電率絶縁膜
５５ キャップ絶縁膜
５６ 積層絶縁膜
５７ ＳｉＣＮ膜
５８、５９ 酸化シリコン膜
６０ 窒化シリコン膜
６１ Ａｌパッド
１０１ 下層配線
１０２ ストッパ絶縁膜
１０３ 低誘電率絶縁膜
１０４ キャップ絶縁膜
１０５ フォトレジスト膜
１０６ 配線溝
１０７ ファセット
１０８ 配線
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ダマシン（Damascene）プロセスを用いた多層配線の形成に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴う配線遅延を抑制するために、配線抵抗および配線容量の低減が図られている。配線抵抗に関しては、設計技術による対応と、銅を主導体層とした配線の採用が検討されている。銅配線の形成には、絶縁膜に形成された溝の内部を含む基板上に銅を主導体層とする配線用金属を堆積した後、溝以外の領域の余分な金属をＣＭＰ（Chemical Mechanical Polishing）法を用いて除去することにより、溝の内部に配線パターンを形成する方法、いわゆるダマシンプロセス（ダマシン工程、ダマシン法）が用いられている。
【０００３】
一方、配線容量に関しては、酸化シリコン膜に対して相対的に低い比誘電率が２〜３程度の低誘電率材料の採用が検討されている。なかでも、機械的強度に優れたカーボンを含有する酸化シリコン（Silicon-oxycarbite：以下、ＳｉＯＣと記す）膜が、低誘電率材料として有望視されている。
【０００４】
特開２００４−１５８８３２号公報（特許文献１）には、層間絶縁膜に低誘電率のＳｉＯＣ膜を用いた多層配線に関する技術が開示されている。
【０００５】
また、特開平６−１３２２５９号公報（特許文献２）には、シリコン基板上にレジストパターンを構成し、Ａｓ＋をイオン注入した後、μ波放電プラズマアッシャーでアッシングする際に還元性のガスであるＣＯを添加することにより、Ａｓの酸化物は、還元されて基板上から除去され、残渣の生じないレジスト除去が達成される。還元性ガスがＣＯまたはＳＯ２またはＮＯ２である技術を開示している（〔０００８〕、〔０００９〕）。
【０００６】
また、特開２００４−１５８６９１号公報（特許文献３）には、シリコン基板４上に形成されたレジストをマスクとしてイオン注入を行った際に、イオン注入により生じた変質層を含むレジストをシリコン基板から除去するときに、アンモニアを含むプロセスガスの雰囲気中にてレジストにプラズマ処理を施し、変質層１８を含むレジスト１６を除去する技術が開示されている（〔００１７〕〜〔００２４〕）。
【０００７】
また、特開２００４−１７２４０３号公報（特許文献４）には、水素を含むガスを用いてレジストをアッシングしてＨラジカルにより低誘電率絶縁膜に変質層を形成させて誘電率を上昇させないように、水素を含むガスを用いたプラズマ処理によるレジストのアッシング時に、処理容器内の一部に水素原子と還元反応を生じる金属酸化物構造体を設けることにより処理容器内の水素原子濃度を減少させ、水素原子による低誘電率絶縁膜の変質を抑制する技術の開示がある（〔００１５〕〜〔００１８〕）。
【０００８】
また、特開２００２−９０５０号公報（特許文献５）には、有機系低誘電体膜とその上層として形成されたレジスト膜とを有する被処理基板に対してアッシング処理を施すためのアッシング方法において、プロセスガスとしては、Ｏ２、Ｎ２、Ｈ２、ＮＨ３のうちの少なくとも１つを含むガスを使用して、第１工程においてレジスト膜に対して異方性プラズマイオンアッシング処理を施した後、第２工程においてマイクロ波プラズマアッシングを施すようにして、有機系低誘電体膜がレジスト膜の下層として存在する場合でも、有機系低誘電体膜の劣化を招くことなく、しかも処理速度を低下させずにレジスト膜９を高速にてアッシングする技術が開示されている（〔０００７〕〜〔００１１〕）。
【０００９】
また、特開２００１−２３９８４号公報（特許文献６）には、基板１上に、エッチングのストッパ膜、層間膜、ＩＲ損低減膜及びその下地膜を積層した後、フォトレジストを所望の形状にパターニングして、ＩＲ損低減膜、下地膜、層間膜、ストッパー膜をドライエッチングで除去した後フォトレジスト６を剥離し、バリア膜、シード膜を成膜する技術の開示がある（〔０００６〕、〔０００８〕〜〔０００９〕）。
【００１０】
また、特開平１１−１８６３９１号公報（特許文献７）には、ヴィアホールが形成される層間絶縁膜１２の下と配線溝が形成される層間絶縁膜１３の下にエッチングストッパ膜を設けてフォトレジストをマスクに層間絶縁膜１２、１３ をエッチングした後、エッチング条件を変えてヴィアホールが形成される層間絶縁膜１２の下のエッチングストッパ膜３1 を除去することにより、フォトレジストパターンに合せずれが生じても、エッチングストッパ膜の下の層間絶縁膜１1 にボイドを形成することなく、ヴィアホール５を形成できる技術の開示がある（〔００５０〕〜〔００５５〕）。
【特許文献１】特開２００４−１５８８３２号公報
【特許文献２】特開平６−１３２２５９号公報（段落〔０００８〕〜〔０００９〕）
【特許文献３】特開２００４−１５８６９１号公報（段落〔００１７〕〜〔００２４〕）
【特許文献４】特開２００４−１７２４０３号公報（段落〔００１５〕〜〔００１８〕）
【特許文献５】特開２００２−９０５０号公報（段落〔０００７〕〜〔００１１〕）
【特許文献６】特開２００１−２３９８４号公報（段落〔０００６〕、〔０００８〕〜〔０００９〕）
【特許文献７】特開平１１−１８６３９１号公報（段落〔００５０〕〜〔００５５〕）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明者は、例えば２００ｎｍピッチ以下の多層配線を形成するダマシンプロセスについて検討している。以下は、本発明者によって検討された技術であり、図１６を参照してその概要を説明する。図１６は、本発明者が検討した半導体装置の要部を模式的に示す断面図であり、（ａ）〜（ｆ）は製造過程を示す。
【００１２】
まず、図１６（ａ）に示すように、下層配線１０１上に、ストッパ絶縁膜１０２、低誘電率絶縁膜１０３およびキャップ絶縁膜１０４を積層した積層絶縁膜を形成する。ストッパ絶縁膜１０２は、例えば、プラズマＣＶＤ法によって形成されたＳｉＣ膜またはＳｉＣＮ膜である。また、低誘電率絶縁膜１０３は、例えば、プラズマＣＶＤ法によって形成された比誘電率が３．０以下のＳｉＯＣ膜である。また、キャップ絶縁膜１０４は、例えば、プラズマＣＶＤ法によって形成されたＳｉＯ２膜または比誘電率が２．５〜３．０程度のＳｉＯＣ膜である。
【００１３】
続いて、図１６（ｂ）に示すように、積層絶縁膜上に、溝（または孔）パターンを有するフォトレジスト膜１０５を形成する。次いで、図１６（ｃ）に示すように、フォトレジスト膜１０５をマスクとして積層絶縁膜中のストッパ絶縁膜１０２を残した状態までドライエッチングした後、酸化性プラズマ処理（Ｏ２プラズマ処理）によってフォトレジスト膜１０５を除去すると図１６（ｄ）に示すようになる。
【００１４】
続いて、図１６（ｅ）に示すように、露出しているストッパ絶縁膜１０２をドライエッチングし、積層絶縁膜に配線を形成するための配線溝１０６を形成する。このように、積層絶縁膜に対して配線溝１０６のパターンを形成する際に、フォトレジスト膜１０５のプラズマ除去が終了した後に、キャップ絶縁膜１０４をマスクとしてストッパ絶縁膜１０２をドライエッチングしている。この工程順が適用されるのは、フォトレジスト膜１０５のプラズマ除去に酸化性プラズマ処理が用いるため、仮に、先にストッパ絶縁膜１０２を除去した後に、フォトレジスト膜１０５のプラズマ除去を行った場合、露出している下層配線１０１の表面が酸化されてしまうからである。このため、フォトレジスト膜１０５のプラズマ除去後、ストッパ絶縁膜１０２をドライエッチングしているのである。
【００１５】
ここで、ストッパ絶縁膜１０２をドライエッチングする際、ストッパ絶縁膜１０２を構成するＳｉＣ膜またはＳｉＣＮ膜と、キャップ絶縁膜１０４を構成するＳｉＯ２膜または比誘電率が２．５〜３．０程度のＳｉＯＣ膜とは、エッチング選択比が低いため、積層絶縁膜の上部に、ファセット１０７が発生する問題が生じる。
【００１６】
続いて、図１６（ｆ）に示すように、配線溝１０６へ例えば銅（Ｃｕ）を主体とした金属膜の埋め込みを行い、さらに配線溝１０６以外の余分な金属膜を化学的機械研磨（ＣＭＰ）法によって取り除くことによって配線１０８を形成する。
【００１７】
なお、下層配線１０１は、配線１０８と同様の工程で形成され、下層配線１０１には、例えば銅（Ｃｕ）を主体とした金属膜が適用されている。
【００１８】
しかしながら、前記検討技術を用いた多層配線では、密集配線間のショートマージンの低下あるいは耐圧劣化といった問題が生じた。これは、図１６（ｆ）に示すように、積層絶縁膜の上部側にファセット１０７が発生したため、隣接する配線１０８のスペースが設計値の寸法（Ｓ０）から、仕上がり時の寸法（Ｓ１）まで短くなるからである。このようなファセット１０７が発生する原因として、積層絶縁膜の最上部に配置したキャップ絶縁膜１０４とストッパ絶縁膜１０２のエッチング選択比が低く、ストッパ膜１０２をエッチング除去する際に、同時にキャップ絶縁膜１０４もエッチングされてしまうことが考えられる。
【００１９】
このファセット１０７発生を抑制するために、フォトレジスト膜１０５をマスクとして積層絶縁膜中のストッパ絶縁膜１０２を含めた状態までエッチングすることが考えられるが、前述したように、酸化性プラズマ処理によるフォトレジスト膜１０５を除去する際に、露出している下層配線１０１の酸化による接続不良が発生してしまう。
【００２０】
このように、前記検討技術では、配線ピッチの微細化（２００ｎｍピッチ以下）に伴い、配線部分となる溝（トレンチ）部のファセット形状が、隣接配線間のショートマージン、あるいは耐圧劣化を引き起こす。
【００２１】
本発明の目的は、低誘電率絶縁膜を用いた多層配線構造の配線の特性を向上することのできる技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
本発明は、ダマシン工程を含む半導体装置の製造方法である。まず、フォトレジスト膜をマスクとしてストッパ絶縁膜／低誘電率絶縁膜／キャップ絶縁膜からなる積層絶縁膜中のストッパ絶縁膜を含めた状態までドライエッチングすることによって、積層絶縁膜に溝または孔を形成する。次いで、還元性プラズマ処理によって、フォトレジスト膜を除去した後、溝または孔に配線またはプラグを形成する。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
本発明の半導体装置の製造技術によれば、積層絶縁膜上部のファセット発生を抑制し、低誘電率絶縁膜を用いた多層配線構造の配線の特性を向上することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、本願における低誘電率絶縁膜を、酸化シリコン膜に対して比誘電率が相対的に低い絶縁膜であって、比誘電率が３．０以下の絶縁膜として説明する。
【００２８】
（実施の形態１）
本発明の実施の形態１では、ダマシン（Damascene）プロセスを用いて形成された多層配線を備えた半導体装置について説明する。図１〜図１２は、本発明に係る製造工程中の半導体装置の要部を模式的に示す断面図である。
【００２９】
まず、図１に示すように、例えば、単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面にｎチャネル型ＭＩＳトランジスタＱｎおよびｐチャネル型ＭＩＳトランジスタＱｐを形成する。また、図中の符号２は素子分離溝、符号４はｐ型ウエル、符号５はｎ型ウエルをそれぞれ示している。
【００３０】
素子分離溝２は、基板１をエッチングして形成した溝の内部に絶縁膜として、例えば、酸化シリコン膜３を埋め込んで形成する。
【００３１】
ｐ型ウエル４およびｎ型ウエル５は、基板１にｐ型不純物（ホウ素）およびｎ型不純物（リン）をイオン注入し、続いて基板１を熱処理してこれらの不純物を基板１中に拡散させることによって形成する。
【００３２】
ｎチャネル型ＭＩＳトランジスタＱｎは、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ８、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。
【００３３】
ｐチャネル型ＭＩＳトランジスタＱｐは、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極７を構成する多結晶シリコン膜中にはｎ型不純物（リン）が導入され、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極７を構成する多結晶シリコン膜中にはｐ型不純物（ホウ素）が導入される。
【００３４】
また、ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳトランジスタＱｐのゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としてＣｏ（コバルト）シリサイド膜９が形成される。
【００３５】
続いて、基板１上にＣＶＤ法で窒化シリコン膜１３と酸化シリコン膜１４とを堆積した後、酸化シリコン膜１４の表面をＣＭＰ（Chemical Mechanical Polishing）法で平坦化する。
【００３６】
続いて、ｎチャネル型ＭＩＳトランジスタＱｎのｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳトランジスタＱｐのｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の酸化シリコン膜１４をエッチングした後、その下層の窒化シリコン膜１３をエッチングして接続孔１５を形成する。
【００３７】
続いて、接続孔１５の内部にコンタクト（プラグ）１６を形成する。コンタクト１６は、例えばＴｉＮ膜とＷ（タングステン）膜との積層膜で構成する。ここで、ＴｉＮ膜はＷ膜のバリアメタル膜として機能する。バリアメタル膜は、窒化チタン膜とＴｉ（チタン）膜との積層膜で構成してもよい。
【００３８】
続いて、図２に示すように、基板１の主面、すなわち酸化シリコン膜１４上に、ストッパ絶縁膜２１ａを堆積する。次いで、ストッパ絶縁膜２１ａ上に、比誘電率がストッパ絶縁膜２１ａより低い低誘電率絶縁膜（ｌｏｗ−ｋ膜）２２ａを堆積する。次いで、低誘電率絶縁膜２２ａ上に、膜密度が低誘電率絶縁膜２２ａよりも高いキャップ絶縁膜２３ａを堆積して、ストッパ絶縁膜２１ａ、低誘電率絶縁膜２２ａおよびキャップ絶縁膜２３ａからなる積層絶縁膜２４ａを形成する。ここで、低誘電率絶縁膜２２ａには、主に配線間容量を低減するために、比誘電率が３．０以下の材料が適用される。
【００３９】
具体的には、ストッパ絶縁膜２１ａは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＣ膜またはＳｉＣＮ膜からなり、主に配線に用いられる銅（Ｃｕ）などの拡散を防止するものである。また、低誘電率絶縁膜２２ａは、例えばプラズマＣＶＤ法によって形成された膜厚２００ｎｍ程度、比誘電率が２．７程度のＳｉＯＣ膜からなる。また、キャップ絶縁膜２３ａは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＯ２膜またはプラズマＣＶＤ法によって形成された比誘電率が２．５〜３．０のＳｉＯＣ膜からなり、ＳｉＯＣ膜からなる低誘電率絶縁膜２２ａよりも膜密度が高く、主に低誘電率絶縁膜２２ａの機械的強度を補強するものである。
【００４０】
続いて、図３に示すように、積層絶縁膜２４ａ上に、配線溝パターンを有するフォトレジスト膜２５ａを形成する。このフォトレジスト膜２５ａは、後工程で積層絶縁膜２４ａをエッチングするためのマスクとなり、積層絶縁膜２４ａに対してエッチング選択比が高いものが適用される。
【００４１】
続いて、図４に示すように、フォトレジスト膜２５ａをマスクにしてキャップ絶縁膜２３ａ、低誘電率絶縁膜２２ａおよびストッパ絶縁膜２１ａをドライエッチングすることによって積層絶縁膜２４ａに配線溝２０を形成する。
【００４２】
前述の本発明者が検討した技術では、図１６を用いて説明したように、ストッパ絶縁膜１０２、低誘電率絶縁膜１０３およびキャップ絶縁膜１０４からなる積層絶縁膜上に形成されたフォトレジスト膜１０５をマスクとして、ストッパ絶縁膜１０２を残してキャップ絶縁膜１０４と低誘電率絶縁膜１０３をドライエッチングする。このストッパ絶縁膜１０２は、キャップ絶縁膜１０４をマスクとして、後工程でドライエッチングされることになる。その際、積層絶縁膜の上部にファセット１０７が発生する問題が生じた。
【００４３】
この検討技術に対して本発明では、フォトレジスト膜２５ａをマスクにしてキャップ絶縁膜２３ａ、低誘電率絶縁膜２２ａおよびストッパ絶縁膜２１ａをドライエッチングしているので、ファセットの発生を抑制することができる。特に、配線ピッチが２００ｎｍ程度以下である場合、ファセットの発生を抑制することで、隣接配線間のショートマージン、あるいは耐圧劣化を防止することができる。
【００４４】
続いて、下層にあるコンタクト（プラグ）１６の上部が露出した状態のまま、還元性プラズマエッチングによってフォトレジスト膜２５ａを除去すると図５に示すようになる。すなわち、積層絶縁膜２４ａに配線溝２０を形成するためにマスクとして用いたフォトレジスト膜２５ａを、例えばＨ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で還元性プラズマエッチングによって除去する。その際、配線などに用いられる金属が拡散するのを防止するため、基板１の加熱温度は４００℃程度以下となるようにする。
【００４５】
前述の本発明者が検討した技術では、図１６を用いて説明したように、フォトレジスト膜１０５を除去するために、酸化性プラズマエッチングが適用された。
【００４６】
この検討技術に対して本発明では、還元性プラズマエッチングを行っている。仮に、図４に示したように、例えばコンタクト１６の上部が露出した状態で、フォトレジスト膜２５ａを除去するために酸化性プラズマエッチングを行った場合、コンタクト１６の上部が酸化してしまう。しかしながら、本発明では、フォトレジスト膜２５ａを除去するために還元性プラズマエッチングを行うので、コンタクト１６の上部の酸化を防止することができる。
【００４７】
続いて、図６に示すように、配線溝２０の内部にＣｕ（銅）を主体とする金属膜を埋め込み、配線溝２０の外部に溢れた金属膜をＣＭＰ法で除去することによって、第１層目の金属配線（以下、Ｃｕ配線という）１９を形成する。すなわち、ストッパ絶縁膜２１ａ、低誘電率絶縁膜２２ａおよびキャップ絶縁膜２３ａからなる積層絶縁膜２４ａにＣｕ配線１９を、ダマシンプロセスによって形成する。
【００４８】
Ｃｕ配線１９は、バリアメタル膜とＣｕ膜との積層膜からなる。Ｃｕ配線１９を形成するには、まず、配線溝２０の内部とキャップ絶縁膜２３ａ上に膜厚５０ｎｍ程度のＴｉＮ膜、またはＴｉＮ膜とＴｉ膜との積層膜からなるバリアメタル膜をスパッタリング法で堆積し、続いて配線溝２０の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法で堆積する。
【００４９】
バリアメタル膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防ぐと共に、Ｃｕ膜と低誘電率絶縁膜２２ａと接着性を向上させるために形成する。バリアメタル膜としては、ＴｉＮ膜の他、ＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化金属膜またはこれらにＳｉを添加した合金膜、またＴａ膜、Ｔｉ膜、Ｗ膜、ＴｉＷ膜のような高融点金属膜、もしくはこれら高融点金属膜の積層膜など、Ｃｕと反応し難い各種導電膜を使用することができる。
【００５０】
続いて、図７に示すように、基板１の主面上、すなわち積層絶縁膜２４ａ上に、ストッパ絶縁膜２１ｂを堆積する。次いで、ストッパ絶縁膜２１ｂ上に、比誘電率がストッパ絶縁膜２１ｂより低い低誘電率絶縁膜２２ｂを堆積する。次いで、低誘電率絶縁膜２２ｂ上に、膜密度が低誘電率絶縁膜２２ｂよりも高いキャップ絶縁膜２３ｂを堆積して、ストッパ絶縁膜２１ｂ、低誘電率絶縁膜２２ｂおよびキャップ絶縁膜２３ｂからなる積層絶縁膜２４ｂを形成する。ここで、低誘電率絶縁膜２２ｂには、主に配線間容量を低減するために、比誘電率が３．０以下の材料が適用される。
【００５１】
具体的には、ストッパ絶縁膜２１ｂは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＣ膜またはＳｉＣＮ膜からなり、主に配線に用いられる銅（Ｃｕ）などの拡散を防止するものである。また、低誘電率絶縁膜２２ｂは、例えばプラズマＣＶＤ法によって形成された膜厚１５０ｎｍ程度、比誘電率が２．７程度のＳｉＯＣ膜からなる。また、キャップ絶縁膜２３ｂは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＯ２膜またはプラズマＣＶＤ法によって形成された比誘電率が２．５〜３．０のＳｉＯＣ膜からなり、ＳｉＯＣ膜からなる低誘電率絶縁膜２２ｂよりも膜密度が高く、主に低誘電率絶縁膜２２ｂの機械的強度を補強するものである。
【００５２】
続いて、図８に示すように、積層絶縁膜２４ｂ上に、配線溝パターンを有するフォトレジスト膜２５ｂを形成する。このフォトレジスト膜２５ｂは、後工程で積層絶縁膜２４ｂをエッチングするためのマスクとなり、積層絶縁膜２４ｂに対してエッチング選択比が高いものが適用される。
【００５３】
続いて、フォトレジスト膜２５ｂをマスクにしてキャップ絶縁膜２３ｂ、低誘電率絶縁膜２２ｂおよびストッパ絶縁膜２１ｂをドライエッチングすることによって積層絶縁膜２４ｂに接続孔２７を形成する。
【００５４】
前述したように、本発明では、フォトレジスト膜２５ｂをマスクにしてキャップ絶縁膜２３ｂ、低誘電率絶縁膜２２ｂおよびストッパ絶縁膜２１ｂをドライエッチングしているので、ファセットの発生を抑制することができる。特に、配線ピッチが２００ｎｍ程度以下である場合、ファセットの発生を抑制することで、隣接配線間のショートマージン、あるいは耐圧劣化を防止することができる。
【００５５】
続いて、下層の配線であるＣｕ配線１９の上部が露出した状態のまま、還元性プラズマエッチングによってフォトレジスト膜２５ｂを除去する。すなわち、積層絶縁膜２４ｂに接続孔２７を形成するためにマスクとして用いたフォトレジスト膜２５ｂを、例えばＨ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で還元性プラズマエッチングによって除去する。その際、配線などに用いられる金属（Ｃｕなど）が拡散するのを防止するため、基板１の加熱温度は４００℃程度以下となるようにする。
【００５６】
前述したように、本発明では、還元性プラズマエッチングを行っている。仮に、図８に示したように、例えばＣｕ配線１９の上部が露出した状態で、フォトレジスト膜２５ｂを除去するために酸化性プラズマエッチングを行った場合、Ｃｕ配線１９の上部が酸化してしまう。しかしながら、本発明では、フォトレジスト膜２５ｂを除去するために還元性プラズマエッチングを行うので、Ｃｕ配線１９の上部の酸化を防止することができる。
【００５７】
続いて、図９に示すように、接続孔２７の内部にＣｕ（銅）を主体とする金属膜を埋め込み、接続孔２７の外部に溢れた金属膜をＣＭＰ法で除去することによって、ビア（プラグ）２８を形成する。すなわち、ストッパ絶縁膜２１ｂ、低誘電率絶縁膜２２ｂおよびキャップ絶縁膜２３ｂからなる積層絶縁膜２４ｂにビア２８を、ダマシンプロセスによって形成する。このビア２８は、Ｃｕ配線１９と同様に、バリアメタル膜とＣｕ膜との積層膜からなる。
【００５８】
続いて、図１０に示すように、基板１の主面上、すなわち積層絶縁膜２４ｂ上に、ストッパ絶縁膜２１ｃを堆積する。次いで、ストッパ絶縁膜２１ｃ上に、比誘電率がストッパ絶縁膜２１ｃより低い低誘電率絶縁膜２２ｃを堆積する。次いで、低誘電率絶縁膜２２ｃ上に、膜密度が低誘電率絶縁膜２２ｃよりも高いキャップ絶縁膜２３ｃを堆積して、ストッパ絶縁膜２１ｃ、低誘電率絶縁膜２２ｃおよびキャップ絶縁膜２３ｃからなる積層絶縁膜２４ｃを形成する。ここで、低誘電率絶縁膜２２ｃには、主に配線間容量を低減するために、比誘電率が３．０以下の材料が適用される。
【００５９】
具体的には、ストッパ絶縁膜２１ｃは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＣ膜またはＳｉＣＮ膜からなり、主に配線に用いられる銅（Ｃｕ）などの拡散を防止するものである。また、低誘電率絶縁膜２２ｃは、例えばプラズマＣＶＤ法によって形成された膜厚２００ｎｍ程度、比誘電率が２．７程度のＳｉＯＣ膜からなる。また、キャップ絶縁膜２３ｃは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＯ２膜またはプラズマＣＶＤ法によって形成された比誘電率が２．５〜３．０のＳｉＯＣ膜からなり、ＳｉＯＣ膜からなる低誘電率絶縁膜２２ｃよりも膜密度が高く、主に低誘電率絶縁膜２２ｃの機械的強度を補強するものである。
【００６０】
続いて、図１１に示すように、積層絶縁膜２４ｃ上に、配線溝パターンを有するフォトレジスト膜２５ｃを形成する。このフォトレジスト膜２５ｃは、後工程で積層絶縁膜２４ｃをエッチングするためのマスクとなり、積層絶縁膜２４ｃに対してエッチング選択比が高いものが適用される。
【００６１】
続いて、フォトレジスト膜２５ｃをマスクにしてキャップ絶縁膜２３ｃ、低誘電率絶縁膜２２ｃおよびストッパ絶縁膜２１ｃをドライエッチングすることによって積層絶縁膜２４ｃに配線溝３２を形成する。
【００６２】
前述したように、本発明では、フォトレジスト膜２５ｃをマスクにしてキャップ絶縁膜２３ｃ、低誘電率絶縁膜２２ｃおよびストッパ絶縁膜２１ｃをドライエッチングしているので、ファセットの発生を抑制することができる。特に、配線ピッチが２００ｎｍ程度以下である場合、積層絶縁膜２４ｃの上部にファセットの発生を抑制することで、隣接配線間のショートマージン、あるいは耐圧劣化を防止することができる。
【００６３】
続いて、下層にあるビア（プラグ）２８の上部が露出した状態のまま、還元性プラズマエッチングによってフォトレジスト膜２５ｃを除去する。すなわち、積層絶縁膜２４ｃに配線溝３２を形成するためにマスクとして用いたフォトレジスト膜２５ｃを、例えばＨ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で還元性プラズマエッチングによって除去する。その際、配線などに用いられる金属（Ｃｕなど）が拡散するのを防止するため、基板１の加熱温度は４００℃程度以下となるようにする。
【００６４】
前述したように、本発明では、還元性プラズマエッチングを行っている。仮に、図１１に示したように、例えばビア２８の上部が露出した状態で、フォトレジスト膜２５ｃを除去するために酸化性プラズマエッチングを行った場合、ビア２８の上部が酸化してしまう。しかしながら、本発明では、フォトレジスト膜２５ｃを除去するために還元性プラズマエッチングを行うので、ビア２８の上部の酸化を防止することができる。
【００６５】
続いて、図１２に示すように、配線溝３２の内部にＣｕ（銅）を主体とする金属膜を埋め込み、配線溝３２の外部に溢れた金属膜をＣＭＰ法で除去することによって、Ｃｕ配線３３を形成する。すなわち、ストッパ絶縁膜２１ｃ、低誘電率絶縁膜２２ｃおよびキャップ絶縁膜２３ｃからなる積層絶縁膜２４ｃにＣｕ配線３３を、ダマシンプロセスによって形成する。このＣｕ配線３３は、Ｃｕ配線１９と同様に、バリアメタル膜とＣｕ膜との積層膜からなる。
【００６６】
その後、同様に、多層配線構造を形成して、保護膜（パッシベーション膜）で半導体装置の表面を覆うことによって、半導体装置が略完成する。
【００６７】
次に、本発明に係るダマシンプロセスによって形成した微細隣接配線間のＴＤＤＢ（Time Dependence on Dielectric Breakdown）特性について図１３および図１４を参照して説明する。
【００６８】
ここで、Ｃｕ配線のＴＤＤＢ特性とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定の温度の測定条件下でＣｕ配線間に比較的高い電圧を加え、この電圧印加からＣｕ配線間の絶縁膜が絶縁破壊するまでの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度に外挿して求めた時間（寿命）をいう。
【００６９】
図１３は、微細隣接配線間のＴＤＤＤ特性を説明するための図であり、（ａ）は微細隣接配線の平面形状であり、（ｂ）は（ａ）の配線間を模式的に示す断面図である。図１３に示すように、配線幅の寸法とスペース（配線間）の寸法とが同一となるように、櫛歯状にＣｕを主体とするＣｕ配線５１が形成されている。このＣｕ配線５１は、酸化シリコン膜５２上の積層絶縁膜５６の配線溝に形成されている。また、積層絶縁膜５６は、ストッパ絶縁膜５３、低誘電率絶縁膜５４およびキャップ絶縁膜５５が積層してなるものである。さらに、符号５７は、ＳｉＣＮ膜、符号５８および符号５９は酸化シリコン膜、符号６０は窒化シリコン膜、符号６１はＡｌ（アルミニウム）パッドである。
【００７０】
図１４は、配線幅の寸法とスペースの寸法が共に９０ｎｍのＴＤＤＢ特性の測定結果であり、（ａ）は本発明を用いた場合、（ｂ）は検討技術を用いた場合を示す。図１４に示すように、本発明を用いた配線間では、４０Ｖ程度の電圧を印加するまで、絶縁破壊が起こらないが、検討技術を用いた配線間では、少なくとも１０Ｖ程度の電圧印加で絶縁破壊が起こっている。
【００７１】
前述したように、本発明者が検討した技術では、配線ピッチの微細化（２００ｎｍピッチ以下）に伴い、配線が形成される配線溝の上部に発生するファセットが、隣接配線間のショートマージン、あるいは耐圧劣化を引き起こし易くなる。そこで、本発明を用いることで、配線溝の上部でファセットの発生を防止することができる。すなわち、本発明によって、多層配線構造の配線の特性を向上することができる。
【００７２】
（実施の形態２）
前記実施の形態１では、積層絶縁膜を、ストッパ絶縁膜、低誘電率絶縁膜およびキャップ絶縁膜から構成した場合について説明したが、本実施の形態２では、積層絶縁膜を、キャップ絶縁膜を含まず、ストッパ絶縁膜および低誘電率絶縁膜から構成する場合について説明する。
【００７３】
図１５は、本発明の実施の形態２に係る半導体装置の要部を模式的に示す断面図である。図１５に示すように、ストッパ絶縁膜２１ａおよび低誘電率絶縁膜２１ａからなる積層絶縁膜２４ａにＣｕ配線１９が形成されている。Ｃｕ配線１９の上部には、ストッパ絶縁膜２１ｂおよび低誘電率絶縁膜２１ｂからなる積層絶縁膜２４ｂにビア２８が形成されている。ビア２８の上部には、ストッパ絶縁膜２１ｃおよび低誘電率絶縁膜２１ｃからなる積層絶縁膜２４ｃにＣｕ配線３３が形成されている。
【００７４】
ここで、ストッパ絶縁膜２１ｃおよび低誘電率絶縁膜２２ｃからなる積層絶縁膜２４ｃにＣｕ配線３３を形成するダマシンプロセスについて説明する。なお、Ｃｕ配線１９およびビア２８も同様にして形成できるので、その説明は省略する。
【００７５】
図１５に示すように、基板１の主面上、すなわち積層絶縁膜２４ｂ上に、ストッパ絶縁膜２１ｃを堆積する。次いで、ストッパ絶縁膜２１ｃ上に、比誘電率がストッパ絶縁膜２１ｃより低い低誘電率絶縁膜２２ｃを堆積して、ストッパ絶縁膜２１ｃおよび低誘電率絶縁膜２２ｃからなる積層絶縁膜２４ｃを形成する。ここで、低誘電率絶縁膜２２ｃには、主に配線間容量を低減するために、比誘電率が３．０以下の材料が適用される。
【００７６】
具体的には、ストッパ絶縁膜２１ｃは、例えばプラズマＣＶＤ法によって形成された膜厚３０ｎｍ程度のＳｉＣ膜またはＳｉＣＮ膜からなり、主に配線に用いられる銅（Ｃｕ）などの拡散を防止するものである。また、低誘電率絶縁膜２２ｃは、例えばプラズマＣＶＤ法によって形成された膜厚２００ｎｍ程度、比誘電率が２．７程度のＳｉＯＣ膜からなる。
【００７７】
続いて、積層絶縁膜２４ｃ上に、配線溝パターンを有するフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜をマスクにして低誘電率絶縁膜２２ｃおよびストッパ絶縁膜２１ｃをドライエッチングすることによって積層絶縁膜２４ｃに配線溝３２を形成する。次いで、ビア２８の上部が露出した状態のまま、還元性プラズマエッチングによってフォトレジスト膜を除去する。このフォトレジスト膜は、積層絶縁膜２４ｃをエッチングするためのマスクであり、積層絶縁膜２４ｃに対してエッチング選択比が高いものが適用される。なお、還元性プラズマエッチングについては前記実施の形態１で説明したので省略する。
【００７８】
積層絶縁膜２４ｃに配線溝３２を形成するために本発明者が検討した技術を用いた場合、低誘電率絶縁膜２２ｃがマスクとなって、ストッパ絶縁膜２１ｃをドライエッチングすることになり、積層絶縁膜２４ｃの上部にファセットが発生してしまう。本実施の形態２では、前記実施の形態１のように、低誘電率絶縁膜２２ｃ上にキャップ絶縁膜２３ｃを設けていない。したがって、キャップ絶縁膜２３ｃより膜密度が低い低誘電率絶縁膜２２ｃがドライエッチングされるため、前記実施の形態１より積層絶縁膜２４ｃにはファセットが発生しやすくなる。
【００７９】
しかしながら、本発明では、フォトレジスト膜をマスクにして低誘電率絶縁膜２２ｃおよびストッパ絶縁膜２１ｃをドライエッチングしているので、積層絶縁膜２４ｃの上部にファセットの発生を抑制することができる。特に、配線ピッチが２００ｎｍ程度以下である場合、ファセットの発生を抑制することで、隣接配線間のショートマージン、あるいは耐圧劣化を防止することができる。
【００８０】
続いて、配線溝３２の内部にＣｕ（銅）を主体とする金属膜を埋め込み、配線溝３２の外部に溢れた金属膜をＣＭＰ法で除去することによって、Ｃｕ配線３３を形成する。すなわち、ストッパ絶縁膜２１ｃおよび低誘電率絶縁膜２２ｃからなる積層絶縁膜２４ｃにＣｕ配線３３を、ダマシンプロセスによって形成する。
【００８１】
その後、同様に、多層配線構造を形成して、保護膜（パッシベーション膜）で半導体装置の表面を覆うことによって、半導体装置が略完成する。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８３】
例えば、前記実施の形態ではシングルダマシンに適用した場合について説明したが、デュアルダマシンに適用しても良い。
【産業上の利用可能性】
【００８４】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１に係る製造工程中の半導体装置の要部を模式的に示す断面図である。
【図２】図１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図３】図２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４】図３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図５】図４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１１】図１０に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１２】図１１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１３】微細隣接配線間のＴＤＤＤ特性を説明するための図であり、（ａ）は微細隣接配線の平面形状であり、（ｂ）は（ａ）の配線間を模式的に示す断面図である。
【図１４】ＴＤＤＢ特性の測定結果であり、（ａ）は本発明を用いた場合、（ｂ）は検討技術を用いた場合である。
【図１５】本発明の実施の形態２に係る半導体装置の要部を模式的に示す断面図である。
【図１６】本発明者が検討した半導体装置の要部を模式的に示す断面図であり、（ａ）〜（ｆ）は製造過程を示す。
【符号の説明】
【００８６】
１ 基板
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォールスペーサ
９ Ｃｏシリサイド膜
１１ ｎ型半導体領域（ソース、ドレイン）
１２ ｐ型半導体領域（ソース、ドレイン）
１３ 窒化シリコン膜
１４ 酸化シリコン膜
１５ 接続孔
１６ コンタクト（プラグ）
１９ Ｃｕ配線
２０ 配線溝
２１ａ、２１ｂ、２１ｃ ストッパ絶縁膜
２２ａ、２２ｂ、２２ｃ 低誘電率絶縁膜
２３ａ、２３ｂ、２３ｃ キャップ絶縁膜
２４ａ、２４ｂ、２４ｃ 積層絶縁膜
２５ａ、２５ｂ、２５ｃ フォトレジスト膜
２７ 接続孔
２８ ビア（プラグ）
３２ 配線溝
３３ Ｃｕ配線
５１ Ｃｕ配線
５２ 酸化シリコン膜
５３ ストッパ絶縁膜
５４ 低誘電率絶縁膜
５５ キャップ絶縁膜
５６ 積層絶縁膜
５７ ＳｉＣＮ膜
５８、５９ 酸化シリコン膜
６０ 窒化シリコン膜
６１ Ａｌパッド
１０１ 下層配線
１０２ ストッパ絶縁膜
１０３ 低誘電率絶縁膜
１０４ キャップ絶縁膜
１０５ フォトレジスト膜
１０６ 配線溝
１０７ ファセット
１０８ 配線
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上に形成され、比誘電率が３．０以下の低誘電率絶縁膜と、
前記低誘電率絶縁膜上に形成され、膜密度が前記低誘電率絶縁膜より高いキャップ絶縁膜と、
前記低誘電率絶縁膜下に形成され、比誘電率が前記低誘電率絶縁膜および前記キャップ絶縁膜より高いストッパ絶縁膜と、
前記ストッパ絶縁膜下に形成された下層配線または下層プラグと、
前記ストッパ絶縁膜、前記低誘電率絶縁膜および前記キャップ絶縁膜を含む積層絶縁膜に形成された溝または孔と、
前記溝または孔に形成された上層配線または上層プラグとを有する半導体装置の製造方法であって、
（ａ）前記積層絶縁膜上に、前記溝または孔のパターンを有するフォトレジスト膜を形成する工程と、
（ｂ）前記フォトレジスト膜をマスクとして、前記キャップ絶縁膜をエッチングする工程と、
（ｃ）前記フォトレジスト膜をマスクとして、前記低誘電率絶縁膜をエッチングする工程と、
（ｄ）前記フォトレジスト膜をマスクとして、前記ストッパ絶縁膜をエッチングする工程と、
（ｅ）還元性プラズマ処理によって、前記フォトレジスト膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記上層配線は、銅を主体とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
隣接する前記上層配線または上層プラグのピッチが、２００ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記低誘電率絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＯＣ膜であり、
前記キャップ絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＯ２膜、または、プラズマＣＶＤ法によって形成された比誘電率が２．５〜３．０のＳｉＯＣ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ストッパ絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＣ膜、または、プラズマＣＶＤ法によって形成されたＳｉＣＮ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）では、前記下層配線の表面が露出した状態のまま、還元性プラズマ処理によって前記フォトレジスト膜を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記還元性プラズマ処理は、Ｈ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で行われることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記還元性プラズマ処理を行う際の前記半導体基板の加熱温度は、４００℃以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板の主面上に形成され、比誘電率が３．０以下の低誘電率絶縁膜と、
前記低誘電率絶縁膜下に形成され、比誘電率が前記低誘電率絶縁膜より高いストッパ絶縁膜と、
前記ストッパ絶縁膜下に形成された下層配線または下層プラグと、
前記ストッパ絶縁膜および前記低誘電率絶縁膜を含む積層絶縁膜に形成された溝または孔と、
前記溝または孔に形成された上層配線または上層プラグとを有する半導体装置の製造方法であって、
（ａ）前記積層絶縁膜上に、前記溝または孔のパターンを有するフォトレジスト膜を形成する工程と、
（ｂ）前記フォトレジスト膜をマスクとして、前記低誘電率絶縁膜をエッチングする工程と、
（ｃ）前記フォトレジスト膜をマスクとして、前記ストッパ絶縁膜をエッチングする工程と、
（ｄ）還元性プラズマ処理によって、前記フォトレジスト膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記上層配線は、銅を主体とすることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
隣接する前記上層配線または上層プラグのピッチが、２００ｎｍ以下であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記低誘電率絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＯＣ膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
前記ストッパ絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＣ膜、または、プラズマＣＶＤ法によって形成されたＳｉＣＮ膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｄ）では、前記下層配線の表面が露出した状態のまま、還元性プラズマ処理によって前記フォトレジスト膜を除去することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１５】
前記還元性プラズマ処理は、Ｈ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で行われることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１６】
前記還元性プラズマ処理を行う際の前記半導体基板の加熱温度は、４００℃以下であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の主面上に形成され、比誘電率が３．０以下の低誘電率絶縁膜と、
前記低誘電率絶縁膜上に形成され、膜密度が前記低誘電率絶縁膜より高いキャップ絶縁膜と、
前記低誘電率絶縁膜下に形成され、比誘電率が前記低誘電率絶縁膜および前記キャップ絶縁膜より高いストッパ絶縁膜と、
前記ストッパ絶縁膜下に形成された下層配線または下層プラグと、
前記ストッパ絶縁膜、前記低誘電率絶縁膜および前記キャップ絶縁膜を含む積層絶縁膜に形成された溝または孔と、
前記溝または孔に形成された上層配線または上層プラグとを有する半導体装置の製造方法であって、
（ａ）前記積層絶縁膜上に、前記溝または孔のパターンを有するフォトレジスト膜を形成する工程と、
（ｂ）前記フォトレジスト膜をマスクとして、前記キャップ絶縁膜をエッチングする工程と、
（ｃ）前記フォトレジスト膜をマスクとして、前記低誘電率絶縁膜をエッチングする工程と、
（ｄ）前記フォトレジスト膜をマスクとして、前記ストッパ絶縁膜をエッチングする工程と、
（ｅ）還元性プラズマ処理によって、前記フォトレジスト膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記上層配線は、銅を主体とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
隣接する前記上層配線または上層プラグのピッチが、２００ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記低誘電率絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＯＣ膜であり、
前記キャップ絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＯ２膜、または、プラズマＣＶＤ法によって形成された比誘電率が２．５〜３．０のＳｉＯＣ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ストッパ絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＣ膜、または、プラズマＣＶＤ法によって形成されたＳｉＣＮ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）では、前記下層配線の表面が露出した状態のまま、還元性プラズマ処理によって前記フォトレジスト膜を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記還元性プラズマ処理は、Ｈ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で行われることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記還元性プラズマ処理を行う際の前記半導体基板の加熱温度は、４００℃以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板の主面上に形成され、比誘電率が３．０以下の低誘電率絶縁膜と、
前記低誘電率絶縁膜下に形成され、比誘電率が前記低誘電率絶縁膜より高いストッパ絶縁膜と、
前記ストッパ絶縁膜下に形成された下層配線または下層プラグと、
前記ストッパ絶縁膜および前記低誘電率絶縁膜を含む積層絶縁膜に形成された溝または孔と、
前記溝または孔に形成された上層配線または上層プラグとを有する半導体装置の製造方法であって、
（ａ）前記積層絶縁膜上に、前記溝または孔のパターンを有するフォトレジスト膜を形成する工程と、
（ｂ）前記フォトレジスト膜をマスクとして、前記低誘電率絶縁膜をエッチングする工程と、
（ｃ）前記フォトレジスト膜をマスクとして、前記ストッパ絶縁膜をエッチングする工程と、
（ｄ）還元性プラズマ処理によって、前記フォトレジスト膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記上層配線は、銅を主体とすることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
隣接する前記上層配線または上層プラグのピッチが、２００ｎｍ以下であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記低誘電率絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＯＣ膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
前記ストッパ絶縁膜は、プラズマＣＶＤ法によって形成されたＳｉＣ膜、または、プラズマＣＶＤ法によって形成されたＳｉＣＮ膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｄ）では、前記下層配線の表面が露出した状態のまま、還元性プラズマ処理によって前記フォトレジスト膜を除去することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１５】
前記還元性プラズマ処理は、Ｈ２またはＮＨ３を主体とし、ＨｅまたはＮ２によって希釈された雰囲気中で行われることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１６】
前記還元性プラズマ処理を行う際の前記半導体基板の加熱温度は、４００℃以下であることを特徴とする請求項９記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００７−２２０７９５（Ｐ２００７−２２０７９５Ａ）
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願番号】特願２００６−３８１００（Ｐ２００６−３８１００）
【出願日】平成１８年２月１５日（２００６．２．１５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願日】平成１８年２月１５日（２００６．２．１５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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