【課題】 メモリ部とロジック部とを含む半導体装置において、容量素子の上部の領域において、導電プラグの終端面における段差の発生を抑制する。
【解決手段】 シリコン基板１０１にメモリ部１０４とロジック部１０２とが混載された半導体装置１００は、メモリ部１０４からロジック部１０２にわたってシリコン基板１０１上に設けられた絶縁層と、ロジック部１０２において層間絶縁膜１０３および層間絶縁膜１１９に埋設された複数の第二配線接続プラグ１０９と、メモリ部１０４において層間絶縁膜１０３中に埋設された容量素子１１５と、メモリ部１０４の容量素子１１５が設けられた領域よりも上部の領域において層間絶縁膜１０３および層間絶縁膜１１９中に埋設されるとともに、容量素子１１５と絶縁されたダミープラグ１２１と、を含む。複数の第二配線接続プラグ１０９およびダミープラグ１２１は、層間絶縁膜１１９の上面で終端する。 （もっと読む）

【課題】 低いコンタクト抵抗及び向上した信頼性を有する複合スタッド・コンタクト接続のための方法及び構造体を提供する。
【解決手段】 フッ素含有ガスを含む選択的なドライ・エッチングが用いられる。コンタクトの抵抗は、Ｍ１のＲＩＥプロセスの後又は間に、タングステン・コンタクトを部分的にドライ・エッチバックすることによって低減される。窪んだコンタクトは、続いて、Ｍ１ライナ／めっきプロセス中にメタライズされる。タングステン・コンタクトの高さは、それが完全に形成された後に縮小される。 （もっと読む）

【課題】化学的機械研磨（ＣＭＰ）法によって形成されるメタル配線の防蝕技術を提供する。
【解決手段】凹溝パターンが形成された第１の絶縁膜を有するウエハの第１の主面上に、銅を主成分とするメタル層を形成する工程と、前記第１の絶縁膜の表面上および前記凹溝外部の前記メタル層を、化学機械研磨法により除去する工程と、前記メタル層が除去された前記ウエハを、遮光構造にされた後洗浄処理部に移送する工程と、前記後洗浄処理部内において、前記ウエハの前記第１の主面に対して、アルカリ性または弱アルカリ性の薬液を用いて、スクラブまたはブラシ洗浄により後洗浄を施す工程と、前記後洗浄が施された前記ウエハの前記第１の主面をスピン乾燥させる工程とを含み、前記工程（ｂ）から工程（ｅ）までを枚葉方式で行う。 （もっと読む）

【課題】 製品不良の原因となる開口不良を感度よく検出することが可能な、開口不良の評価方法及び半導体装置の製造方法を提供する。
【解決手段】 本発明は、半導体基板１上に設けられた第１の絶縁膜２に形成され、かつ少なくとも１つの接続孔を有する接続孔パターンの開口不良を評価する方法であって、接続孔パターンを半導体基板１に転写する転写工程と、転写工程後に第１の絶縁膜２を除去する除去工程と、転写工程にて接続孔パターンが転写された場合に、開口不良がない正常接続孔３であると判定する一方、接続孔パターンが転写されない場合には、開口不良が生じた不良接続孔４である判定する判定工程とを含む。 （もっと読む）

【課題】 １．５以上の高アスペクト比である微細ホールに対しても、金属配線膜を埋め込むことができるように、ホールへの金属配線膜の埋め込み性を従来よりも向上させる。
【解決手段】 ＴｉＮ膜の成膜工程６３で、スパッタにより、ホールの内壁に沿ってＴｉＮ膜を成膜する。このとき、成膜温度を、従来よりも低温の１５０℃とすることで、アモルファス構造のＴｉＮ膜を形成する。その後、スパッタ工程６４、６５で、アモルファス構造のＴｉＮ膜の表面上にＡｌ合金膜を形成することで、ＴｉＮ膜を下地とした状態で、Ａｌ合金膜をコンタクトホールの内部に埋め込む。このように、Ａｌ合金膜の下地となるＴｉＮ膜をアモルファス構造にすることで、ＴｉＮ膜の表面エネルギーを大きくし、ＴｉＮ膜のＡｌ合金膜に対する濡れ性を従来よりも向上させることができ、ホールへのＡｌ合金膜の埋め込み性を従来よりも向上させることができる。 （もっと読む）

【課題】 層間絶縁膜にライナー層を用いつつ高耐圧素子の性能を良好に保つ半導体装置及びその製造方法を提供する。
【解決手段】 ライナー層１２は、層間絶縁膜１３のシリコン酸化膜とエッチング選択比が異なる例えばシリコン窒化膜とする。シリコン酸化膜の層間絶縁膜１３に対し、図示しない素子の接続部に応じて各々深さの異なるコンタクトホールを形成する際、ライナー層１２がエッチングストッパとなる。ライナー層１２の形成に関し、素子分離膜１１上は一様に除いて、その上に層間絶縁膜１３を形成する。これにより、素子分離膜１１ではライナー層１２の残留電荷による悪影響が解消されるので、素子分離能力は落ちずに良好な状態が保たれる。 （もっと読む）

【課題】層間絶縁膜に用いられる低誘電率膜において、ＲＣ遅延の影響が大きい領域の低誘電率状態を保持しつつ、それ以外の領域の機械的強度を高めることを可能にする。
【解決手段】複数層の配線層と、配線層間に形成された層間絶縁膜とを備え、層間絶縁膜の一部または全部を低誘電率膜１で形成する半導体装置の製造方法において、前記低誘電率膜１のＲＣ遅延時間を低減させたい領域（ＲＣ遅延抑制領域２）をマスク３により遮蔽しながら低誘電率膜１に電子線Ｅを照射する工程を備えている。 （もっと読む）

【課題】 半導体記憶装置の特性を向上させることのできる半導体記憶装置およびその製造方法を提供する。
【解決手段】 本発明に係る半導体記憶装置１００の製造方法は、（ａ）基体１０上に高融点金属層２２を形成する工程と、（ｂ）前記高融点金属層の上面に酸化防止膜２４を形成する工程と、（ｃ）前記酸化防止膜の上方に絶縁層６２を形成する工程と、（ｄ）前記絶縁層の上方に記憶素子５０を形成する工程と、を含む。 （もっと読む）

【課題】 本発明は、シロキサン結合を含む絶縁層を選択的にエッチングする技術について提供することを課題とする。また、本発明は、エッチングの際に生じる不具合に起因した動作不良等の低減された半導体装置を提供することを課題とする。
【解決手段】 本発明の一は、半導体層と導電層との上に設けられ、シロキサン結合を含む絶縁層を、絶縁層の上に設けられた感光性樹脂をマスクとし、臭化水素ガスと酸素ガスとを含む処理用ガスを用いて絶縁層をエッチングする工程を含むことを特徴とする半導体装置の作製方法である。 （もっと読む）

【課題】 ヘテロ接合半導体素子と別の半導体素子とが同一基板上に集積され、かつ、この別の半導体素子の電極取り出し構造が改良された半導体装置及びその製造方法を提供すること。
【解決手段】 前記別の半導体素子の一例である抵抗素子２０を構成する抵抗層１１を、イオン注入法または不純物拡散法によって半絶縁性基板１内に形成する。次に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、そしてエミッタキャップ層６の構成材料層を、基板１の全面にエピタキシャル成長法によって形成する。次に、これらの一部をメサ構造に加工して、ＨＢＴ１０を形成する。一方、抵抗素子２０の素子電極１４、１５を高い位置で取り出すための導電層１２、１３を、サブコレクタ層２の構成材料層４２のパターニングによって形成し、素子電極１４、１５をこの上に形成する。次に、ＢＣＢなどの平坦化膜３０を形成し、これを介して配線３１、３２を形成する。 （もっと読む）

【課題】 配線間の寄生容量が小さく、安定な構造を有する半導体装置を製造する半導体装置の製造方法を提供する。
【解決手段】 第１の絶縁層に埋設される、導電材料よりなる配線構造を形成する配線構造形成工程と、前記第１の絶縁層を除去して前記配線構造を露出させる第１の絶縁層除去工程と、前記配線構造を埋めるように第２の絶縁層を形成する絶縁層埋設工程と、前記第２の絶縁層上にキャップ膜を形成するキャップ膜形成工程と、前記第２の絶縁層を除去する第２の絶縁層除去工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 チャネル形成領域に異なる応力を発声させる膜を互いに積層形成した半導体装置において、当該膜のエッジ部形状に起因するボイドが形成された場合であっても、隣り合うコンタクトがショートすることがない半導体装置及びその製造方法を提供する。
【解決手段】 コンタクト開口部を形成した後に絶縁材料を堆積して、コンタクト開口部に表出したボイド開口部を塞ぐ。これにより、当該ボイドに導電性材料が侵入することを防止し、隣り合うコンタクトがショートすることを防止する。 （もっと読む）

【課題】半導体装置の銅配線間の容量低減を実現すると同時に絶縁破壊耐性を向上させ、さらにミスアライメント・ビアを対策する。
【解決手段】基板上の絶縁膜１７上に、銅を主成分として含む配線２６を形成する。それから、リザーバーパターン用絶縁膜２１、２２及びバリア絶縁膜２９を形成し、配線２６の上面および側面上と絶縁膜１７及び絶縁膜２９上に銅の拡散を抑制または防止する機能を有する絶縁膜３１を形成する。その後、低誘電率からなる絶縁膜３６及び絶縁膜３７を成膜する。その際、配線２６の隣接配線間において、対向する配線側面の上方での堆積速度が下方での堆積速度より大きくなるように絶縁膜３６を形成し、エアギャップを形成する。最後に、層間ＣＭＰによって、絶縁膜３７を平坦化する。 （もっと読む）

【課題】 キャパシタの上部電極の表面形状を安定化させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 シリコン基板２０上に第１アルミナ膜（下地絶縁膜）３７を形成する工程と、第１アルミナ膜３７上に第１導電膜４１、強誘電体膜４２、第２導電膜４３を順に形成する工程と、第２導電膜４３上にマスク材料膜４５を形成する工程と、マスク材料膜４５を補助マスク４５ａにする工程と、補助マスク４５ａと第１レジストパターン４６とをマスクにするエッチングで第２導電膜４３を上部電極４３ａにする工程と、強誘電体膜４２をパターニングしてキャパシタ誘電体膜４２ａにする工程と、第１導電膜４１をパターニングして下部電極４１ａにし、下部電極４１ａ、キャパシタ誘電体膜４２ａ、上部電極４３ａをキャパシタQとする工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】電気的特性に優れた、より高性能な強誘電体メモリ装置。
【解決手段】半導体基板１１と、第１絶縁膜３０と、第１絶縁膜を貫通する複数の第１及び第２プラグ３４及び３６と、導電性水素バリア膜３２と、強誘電体キャパシタ構造体４０と、強誘電体キャパシタ構造体を覆って設けられている第１絶縁性水素バリア膜４１と、第２絶縁膜４３と、第２絶縁膜上に延在している局部配線４５と、局部配線を覆う第２絶縁性水素バリア膜４７と、第３絶縁膜５０と、第３絶縁膜を貫通して導電性水素バリア膜に接続されている第３プラグ５２と、第３絶縁膜上に延在している第１配線層５４とを具えている。 （もっと読む）

【課題】薄膜抵抗素子の半導体基板上におけるレイアウト面積を小さくし、高集積化による基板の小型化を図ることが可能な半導体装置を低コストに提供する。
【解決手段】半導体装置１０では、第２配線層１５と複数個の第１配線層１３とがビアホール１６を介して接続され、ビアホール１６に対応した凹凸から成る段差が第２配線層１５の表面に生じているため、第２配線層１５の表面積が大きくなっている。そして、各配線層１３，１５によって薄膜抵抗素子１９が形成されているため、凹凸から成る段差による第２配線層１５の表面積の増大分だけ、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の長さが所定間隔Ｌ（各接続配線１７，１８の接続箇所１７ａ，１８ａの間隔）よりも大きくなっている。 （もっと読む）

【課題】ＣＶＤ法において、５００℃未満の低い成膜温度でも異常成長のない良質の金属窒化膜を成膜することが可能な成膜方法を提供すること。
【解決手段】成膜温度に加熱された被処理基板に金属化合物ガスおよび窒素含有還元ガスを供給してＣＶＤにより被処理基板上に金属窒化膜を直接堆積させる期間を含む第１段階と、同様に金属化合物ガスおよび窒素含有還元ガスを供給してＣＶＤにより前記第１段階で堆積された初期の金属窒化膜の上にさらに金属窒化膜を堆積させて所定の膜厚とする第２段階とを含み、前記第１段階および前記第２段階ともに、前記金属化合物ガスおよび窒素含有還元ガスを供給する第１ステップと、前記金属化合物ガスを停止して前記窒素含有還元ガスを供給する第２ステップとからなるサイクルを１サイクル以上繰り返す。 （もっと読む）

【課題】 コンタクトホールやビアホールのホール接続部に関し、パターンの疎密にかかわらず、抵抗の上昇を抑制し、抵抗ばらつきのないより安定した構成を有する半導体装置及びその製造方法を提供する。
【解決手段】 絶縁層１１下の任意の接続領域１０に到達するホール１２が形成されている。配線部材１３は、ホール１２に埋め込まれると共に、絶縁層１１上に延在する。ホール１２上方を含んで配線部材１３上に配線部材１４が形成されている。配線部材１４は配線部材１３と共に絶縁層１１上の配線パターン１６を構成している。ホール１２上部の配線部材１３は、例えばＷで、リセスができないよう絶縁層１１上に所定厚さ保持されている。従って、ホールパターンの疎密に関係なく、ホール１２上部はリセスが極めてでき難い構造になる。 （もっと読む）

【課題】低誘電率層間絶縁膜に導入されたダメージに起因する配線の性能の劣化を抑制した半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、配線溝若しくは接続孔の少なくとも一方が形成され、配線溝若しくは接続孔表面近傍の炭素濃度若しくは膜密度が内部の炭素濃度若しくは膜密度と同等若しくはそれより高い低誘電率絶縁膜と、前記配線溝若しくは接続孔内に形成された導電体層と、前記低誘電率絶縁膜と前記導電体層との間に設けられたバリアメタルと、前記バリアメタルと前記低誘電率絶縁膜との間に設けられた第２の絶縁膜とを具備する配線構造を具備する。 （もっと読む）

【課題】 大きなアスペクト比を有するシリンダ孔の開孔に際して、ボーイングの発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板１１の主面上部にシリンダ孔形成用絶縁膜２２を成膜する工程と、シリンダ孔形成用絶縁膜２２を貫通し半導体基板１１に達する放電プラグ２７を形成する工程と、放電プラグ２７及びシリンダ孔形成用絶縁膜２２上に導電性ハードマスク２６を形成する工程と、導電性ハードマスク２６を用いてシリンダ孔形成用絶縁膜２２をエッチングしてシリンダ孔２９を形成しシリンダ孔２９内に下部電極３０を形成する工程とを備える。 （もっと読む）