【課題】配線パターンのオープン不良、同層内における配線パターン間のショート不良、配線層間の導通不良を低減可能とする素子の製造方法を提供する。
【解決手段】基板１上に形成された感光性を有するレジスト膜を所定範囲ごとに順次露光する工程を含む素子の製造方法において、基板上に絶縁性を有する絶縁層５，１８または導電性を有する導体層１２，２６を形成する積層工程と、積層工程で例えば導体層を形成した場合は導体層上にレジスト膜を形成するレジスト膜形成工程と、レジスト膜を所定範囲ごとに順次露光する露光工程と、を有し、各所定範囲における絶縁層または導体層の表面を連続する略平坦な面とする。 （もっと読む）

【課題】ゲート電極における配線抵抗が小さく且つゲート電極とシェアードコンタクトプラグとのコンタクト抵抗が小さい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０の上に形成された、フルシリサイド化された第１のゲート配線１９Ａと、第１のゲート配線１９Ａの側面上に形成された第１のサイドウォール２１Ａと、活性領域１２に形成された不純物拡散層１４Ｂとを備えている。半導体基板１０の上に形成された層間絶縁膜３５には、第１のゲート配線１９Ａ及び不純物拡散層１４Ｂと接続されたシェアードコンタクトプラグ２４が形成されている。第１のゲート配線１９Ａは、シェアードコンタクトプラグ２４と接続された部分において、第１のサイドウォール２１Ａから突出した突出部２０Ａを有している。 （もっと読む）

【課題】相変化メモリ装置における良好な電気特性と良好な熱特性を両立させ、電極や配線の材料選択の自由度も高めて、大規模な相変化メモリ装置の量産を可能とすること。
【解決手段】ヒータ電極１１０と相変化層１１４の接触界面１１２の近傍で発生するジュール熱が、ヒータ電極１１０を介して下方に伝達され、下地の良導電性の金属コンタクトプラグから放熱されることを抑制するために、異種材料コンタクトプラグ１０４（１０８，１０６）を採用する。ヒータ電極１１０に接触する第１の導電材料プラグ１０８は、ヒータ電極１１０の構成材料と同種または同じ金属材料からなり、第２の導電材料プラグ１０６は、接地配線１０２と同種あるいは同じ金属材料からなる。第１および第２の導電材料プラグ１０８，１０６は、少なくとも側面同士が接触する。 （もっと読む）

【課題】隣接する配線間の容量値を低減できるようにする。
【解決手段】ストッパー絶縁膜６がシリコン窒化膜により配線層３の側壁上部３ｂに沿って形成されているため、シリコン窒化膜が配線層３の側壁全面に形成されている構成に比較して隣接する配線層３間の容量値を低減することができる。しかも隣接した配線層３との間の接触不良を抑制できる。 （もっと読む）

【課題】ストレージノードコンタクト（ＳＮＣ）プラグの開口面積を増大させ、ストレージノードとＳＮＣプラグとのＳＡＣフェイルの発生を防止し、低価格の装備を採用できる半導体素子のＳＮＣプラグの形成方法を提供すること。
【解決手段】ランディングプラグコンタクト３５が形成された半導体基板３１上に層間絶縁膜３６、４４を形成するステップと、層間絶縁膜３６、４４上にラインタイプのＳＮＣマスク４５を形成するステップと、ＳＮＣマスク４５をエッチングマスクとして、層間絶縁膜４４を部分エッチングして側壁が拡張された２次ホール４６Ｂを形成するステップと、ホール４６Ｂ下の層間絶縁膜４４、３６をエッチングして、コンタクト３５の表面を露出させる３次ホール４６Ｃを形成するステップと、ホール４６Ｂ、４６ＣからなるＳＮＣホール４６に埋め込まれるＳＮＣプラグ４８を形成するステップとを含む。 （もっと読む）

【課題】半導体装置の平面寸法を縮小する。
【解決手段】半導体基板３０上に、入出力回路１１が形成され、その上を接地配線７および電源配線８が通り、その上にボンディングパッド４用の導体層５１が形成されている。入出力回路１１は、ｎＭＩＳＦＥＴ形成領域２１およびｐＭＩＳＦＥＴ形成領域２７のＭＩＳＦＥＴ素子と、保護素子として機能する抵抗素子形成領域２２，２６の抵抗素子およびダイオード素子形成領域２３，２５のダイオード素子とにより形成されている。これら保護素子に接続された、接地配線７および電源配線８よりも下層の配線５３は、ｎＭＩＳＦＥＴ形成領域２１とｐＭＩＳＦＥＴ形成領域２７の間でかつ接地配線７と電源配線８の間の引き出し領域２４で引き出されて導体層５１に接続されている。 （もっと読む）

【課題】半導体素子等に起因して発生する熱を効率よく放熱する。
【解決手段】半導体装置は、半導体基板１１と、半導体基板に設けられた第１の拡散領域１２と、第１の拡散領域１２に設けられた半導体素子１７と、第１の拡散領域１２に設けられ、かつ冷却用の流体が供給される通路１４とを含む。 （もっと読む）

【課題】ダマシン配線プロセスにおける層間膜剥れ及び加工特性の変動を抑えることが可能な半導体製造方法を提供する。
【解決手段】半導体基板１上に、第１の層間膜５、６を形成する工程と、前記第１の層間膜５、６に、配線溝７を形成する工程と、前記第１の層間膜５、６の外周部に、外周溝８を形成する工程と、前記配線溝７及び前記外周溝８内に、金属膜９、１０を形成する工程と、少なくとも金属膜９、１０上に、第２の層間膜１２を形成する工程を備える。
【選択図】図１ｄ
（もっと読む）

【課題】基板上にトランジスタ等の半導体素子とセンサーとを作り込んで設ける場合に、同一工程で作製することにより得られる半導体装置およびその作製方法を提供することを目的とする。
【解決手段】同一基板上に、互いに接する第１の領域および第２の領域を有する第１の半導体膜と、チャネル領域とソースまたはドレイン領域として機能する第３の領域とを有する第２の半導体膜と、第１の半導体膜および第２の半導体膜を覆って設けられた絶縁膜と、絶縁膜上に設けられ且つ第１の領域と電気的に接続する第１の導電膜と、第２の領域と電気的に接続する第２の導電膜とを設け、第１の領域、第２の領域および第３の領域に不純物元素を第１の領域と第２の領域に含まれる不純物元素の濃度が異なるように導入する。 （もっと読む）

【課題】エッチング工程において絶縁膜の径を広げることなく、設計通りの配線寸法と、かつ良好なステップカバレージとを得ることができる、テーパー部を有した酸化物系層間絶縁膜の開口部を持つ半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法であって、開口部５を形成するためのマスク３を、酸化物系層間絶縁膜２上に形成する工程と、前記マスク３を形成した後、異方性エッチングによって前記酸化物系層間絶縁膜２に開口部５を形成する工程と、前記開口部５を形成した後、マスク３をエッチングすることで前記酸化物系層間絶縁膜２の開口部５周囲上面５３を露出させる工程と、露出させた後、少なくとも前記酸化物系層間絶縁膜２の開口部５の側壁部５１に、保護膜４を形成する工程と、前記保護膜４を形成した後、前記酸化物系層間絶縁膜２の開口部５周囲上面５３を所定の深さまで異方性エッチングする工程とを有する。 （もっと読む）

【課題】ＮＯＲ型のメモリセルに形成するワード線の抵抗を低減する。
【解決手段】シリコン基板１は、ＳＴＩ２により活性領域３が分離形成される。活性領域３を直交するようにゲート電極４が所定間隔で形成される。ワード線としてのゲート電極４は、コントロールゲート電極としての多結晶シリコン膜、ＷＳｉ膜が積層され、その上の上面には、シリコン窒化膜１７が形成されるが、これには開口部が形成され、タングステンなどの導体が溝配線５として埋め込まれる。この構成により、微細化が進んでも、ワード線の高抵抗化を抑制できる。 （もっと読む）

【課題】化学機械的研磨を利用した自己整列コンタクトパッド形成方法を提供する。
【解決手段】半導体基板上に導電ライン及び絶縁キャッピング層のスタック、スペーサ、及びキャッピング層の上面を露出する絶縁層の構造を形成し、キャッピング層を選択的に部分エッチングしてダマシン溝を形成し、溝を充填する第１エッチングマスクを形成した後、第１エッチングマスク及び絶縁層部分を複数個横切って露出する開口領域を有する第２エッチングマスクを形成し、第２及び第１エッチングマスクに露出された絶縁層部分を選択的にエッチングして複数個の開口孔を共に形成し、第２エッチングマスクを除去した後、開口孔を充填する導電層を形成し、キャッピング層を研磨終了点として利用して導電層をＣＭＰするが、残留する第１エッチングマスクが研磨中に共に除去されるようにして自己整列コンタクトパッドでノード分離する。 （もっと読む）

【課題】半導体装置内に非常に小さいトレンチを形成する方法を提供する。
【解決手段】これら小さいトレンチの形成は、第１誘電体層の特性を局部的に化学的に変換することに基づいており、前記第１誘電体層内のパターニングされた穴の側壁が局部的に変化させられ、第１エッチング物質によりエッチング可能となる。その後、パターニングされた構造内に第２誘電体層が積層され、小さいトレンチが得られるように第１誘電体材料のダメージを受けた部分が除去される。誘電体層の特性を化学的に変化させることにより得られた小さなトレンチは、（１０−３０ｎｍ単位の）非常に小さいトレンチ内でのバリアーの積層、銅メッキ及びシード層の積層の研究をするための試験手段として用いることができる。 （もっと読む）

【課題】金属配線同士の間の絶縁膜の実効的な比誘電率を低減すると共に、金属配線と有機絶縁膜との密着性を向上させる。
【解決手段】半導体基板１００の上に金属配線パターン１０１を形成した後、Ｃ_４Ｆ_８／ＣＨ_４ ／ビニルトリメトキシシランの混合ガスからなる第１の原料ガスを用いるプラズマＣＶＤ法により、半導体基板１００の上にシロキサン含有フッ素化有機膜からなる第１の密着層１０２を堆積する。次にＣ_４Ｆ_８／ＣＨ_４ の混合ガスからなる第２の原料ガスを用いるプラズマＣＶＤ法により、第１の密着層１０２の上にフッ素化アモルファスカーボン膜からなる有機絶縁膜１０３を堆積する。次にＣ_４Ｆ_８／ＣＨ_４ ／ビニルトリメトキシシランの混合ガスからなる第２の原料ガスを用いるプラズマＣＶＤ法により、有機絶縁膜１０３の上にシロキサン含有フッ素化有機膜からなる第２の密着層１０４を堆積する。 （もっと読む）

【課題】 デカップリングキャパシタを備えた高周波用の半導体装置において、実装面積をより一層小さくするとともに、配線の長さを可及的に短くして、高周波信号に対する伝送特性を向上させる。
【解決手段】 シリコン基板１上に設けられた絶縁膜３上にグラウンド層５をシリコン基板１上の接続パッド２ｂに接続させて設け、その上に設けられた保護膜７の開口部９内にデカップリングキャパシタ用の誘電体膜１１をグラウンド層５の一部からなる下部電極に接続させて設け、誘電体膜１１を含む保護膜７上に高周波信号用の第１の上層配線１２をシリコン基板１上の接続パッド２ａに接続させて設け、誘電体膜１１上における第１の上層配線１２の途中に上部電極１５を設けることにより、電気的接続配線が主としてシリコン基板１の厚さ方向となり、これにより、実装面積をより一層小さくすることができ、且つ、配線の長さを可及的に短くすることができる。 （もっと読む）

【課題】 半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】 コンタクトプラグとキャパシタ下部電極との接合部における電界集中を抑制する
【解決手段】 タングステンと層間絶縁膜１３０の研磨レート差が大きく、絶縁膜１３０の研磨レートをｃ、タングステンの研磨レートをｄとした場合の研磨レート比“ｃ／ｄ”が３以上となる条件下で化学機械研磨を行うと、絶縁膜１３０が後退し、コンタクトプラグ上端部が絶縁膜１３０の上方に露出する。さらに絶縁膜化学機械研磨を進行させることで、コンタクトプラグ上端部の形状が半球状に加工される。半球状に加工されたコンタクトプラグ上に導電膜を形成し、キャパシタ下部電極を形成すると、その接触界面は半球状となり、鋭角的な接触領域は存在しないため、電圧印加時の電界集中は抑制される。 （もっと読む）

【課題】電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすこと。
【解決手段】第１主面１２ａを備えた半導体基板１２と、第１主面側に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴのゲート電極２６およびゲート電極に電気的に接続された配線を含む第１配線構造体３６と、第１主面および第１主面に電気的に接続された配線を含む第２配線構造体３８と、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜１６とを備える （もっと読む）

【課題】ヒューズ回路を大きくすることなく層間絶縁膜のクラックを防止できるとともに、ヒューズ切断前後において大きな抵抗変化を得ることができるヒューズ素子及びその切断方法を提供する。
【解決手段】シリコン層を含む配線部１４と、配線部１４の一端側に接続されたコンタクト部２０ｂと、配線部１４の他端側に接続されたコンタクト部２０ａとを有するヒューズ素子において、コンタクト部２０ｂからコンタクト部２０ａへ配線部１４を介して電流を流し、コンタクト部２０ａの金属材料をシリコン層中にマイグレーションさせることにより、配線部１４とコンタク部２０ａとの間の接続抵抗を変化させる。 （もっと読む）

【課題】露光工程なしで現象溶液に対して容易なエッチング速度を有する共重合体、分子樹脂組成物及びそれを用いたパターン及びキャパシタの製造方法を提供する。
【解決手段】バッファ膜用高分子組成物は、ベンジルメタクリレート、アルキルアクリル酸及びヒドロキシアルキルメタクリレートを含む共重合体、架橋剤、熱酸発生剤、界面活性剤及び残部の溶媒を含む組成を有する。このような組成を有する高分子組成物で形成されたバッファ膜は半導体素子のパターン及びキャパシタを形成する工程の縮小及び工程効率を極大化させることができるアッシング特性を有する。 （もっと読む）