【課題】端子間の接合性に優れ高い信頼性を備えたものにするとともに、端子の狭ピッチ化も容易に対応できる電子装置、電子装置の製造方法、電子機器を提供する。
【解決手段】本発明の半導体装置１は、半導体基板１０と、半導体基板１０に形成された貫通孔７内に設けられるとともに半導体基板１０の能動面１０Ａ側に部分的に突出する貫通電極５と、を有し、貫通電極５は、樹脂コア９と、樹脂コア９の少なくとも一部を覆う導電膜１５と、を有する。 （もっと読む）

【課題】複数の半導体集積回路を接続する配線の位置を容易に決定することを課題にする。
【解決手段】第１の基板上に第１の分離層と第１の半導体素子層を形成し、第１の半導体素子層に第１のレーザビームを照射することにより第１の開口部を形成し、第１の開口部に第１の半導体素子層と接続する第１の配線を形成し、第１の半導体素子層上に第１の保護材を形成し、第１の保護材に第１の配線に接続する第１の電極を形成し、第１の分離層に沿って第１の基板と第１の半導体素子層を分離し、上述の作製工程により第２の基板上に、第２の分離層、第２の半導体素子層、第２の配線、第２の保護材、第２の電極を作製し、第２の電極と第１の配線を接続するように第２の保護材上に第１の半導体素子層を貼り合わせ、第２の分離層に沿って第２の基板と第２の半導体素子層を含む積層構造を分離する半導体装置の作製方法に関する。 （もっと読む）

【課題】
デジタル回路によるデジタル雑音結合を低減できる、改良されたＩＣ（集積回路）チップのシールリング構造を提供する。
【解決手段】ＩＣ用のシールリング構造は、ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、第二部分の下に位置し、Ｐ型基板の中に設けられるＰ＋領域と、Ｐ＋領域を囲み、第二部分の導電壁の下で横方向に延びるＳＴＩ（シャロートレンチアイソレーション）構造とを含む。 （もっと読む）

【課題】ウェハー上面側から基板までの電流経路を低抵抗にできる半導体装置およびその製造方法を提供する。
【解決手段】第一導電型高濃度半導体基板１０１と、第一導電型高濃度半導体基板１０１上に設けられた低濃度不純物エピタキシャル層１０３と、１０５とを含み、第一導電型高濃度半導体基板１０１に接続するトレンチ１１０が低濃度不純物エピタキシャル層１０３、１０５に設けられている半導体装置であって、トレンチ１１０の内壁に沿って少なくとも低濃度不純物エピタキシャル層１０３、１０５中に形成されるとともに、第一導電型高濃度半導体基板１０１に接続する、第一導電型高濃度半導体基板１０１と同一導電型の第一導電型高濃度不純物領域１１２と、第一導電型高濃度不純物領域１１２上に形成されたコンタクト１１１とを含む、半導体装置を提供する。 （もっと読む）

【課題】プロセス条件で与えられるストレス以上に大きなストレスを薄膜に与えることが可能な高ストレス薄膜の成膜方法を提供すること。
【解決手段】水素を含む成膜原料ガスをチャンバー内に供給し、水素が取り込まれた薄膜を半導体基板上に成膜する工程（ステップ１）と、薄膜から水素を離脱させる物質を含む水素離脱ガスを前記チャンバーにパルス的に供給しながら薄膜から水素を離脱させる工程（ステップ２、ステップ１１及び１２）と、を具備する。 （もっと読む）

【課題】複数枚のウエハを貼り合わせる際に、電気信号接続部に発生する損傷を効果的に防止することができ、信頼性に優れ、安定した性能の得られる半導体装置を提供する。
【解決手段】素子の形成された基板１ＳＡ，１ＳＢからなる複数枚のウエハ１ＷＡ，１ＷＢが貼り合わされてなり、各ウエハ１ＷＡ，１ＷＢにおける別のウエハとの貼り合わせ面３０ａ、３０ｂには電気信号接続部９、２６が設けられ、対向する電気信号接続部９、２６同士のうちの少なくとも一方が、基板１ＳＡが露出されている貼り合わせ面３０ａから突出して形成された凸状接続部であり、凸状接続部の形成されている貼り合わせ面３０ａ上における前記電気信号接続部の配置されていない領域に、基板１ＳＡと同じ材料からなり、半導体回路と絶縁され、貼り合わされたウエハ１ＷＡ，１ＷＢ間の間隔の寸法と同じ高さで貼り合わせ面３０ａから突出する補強凸部５２が形成されている半導体装置とする。 （もっと読む）

【課題】データ線から発生する電気力線が画素電極に進入することを防止し、開口率を大きくすることができる液晶表示装置を提供する。
【解決手段】第１基板１００Ａは、データ線１２を覆う無機絶縁膜１５と、データ線１２の上方において無機絶縁膜１５上に設けられた突起状の有機絶縁膜２１と、有機絶縁膜２１を覆い、かつ、上方から見たときにデータ線１２を覆うシールド共通電極２６と、を有する。 （もっと読む）

【課題】低抵抗及び高信頼性の金属配線構造を提供する。
【解決手段】配線構造は、下層配線（２）上に形成された層間絶縁膜（４）と、層間絶縁膜（４）に形成され、下層配線（２）を露出する接続口（５）と、接続口（５）の底部に形成された複数のカーボンナノチューブ（８）と、複数のカーボンナノチューブ（８）間を充填するように、接続口（５）の内部に埋設された配線金属（１０、１１）と、接続口（５）の上部に形成された上層配線（１５）とを備える。複数のカーボンナノチューブ（８）と上層配線（１５）との間には、Ti層９が形成されている。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】コンタクトプラグの形成のための平坦化工程で障壁層が損傷することを防止することができる半導体素子及びその製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、半導体基板上に複数の導電性構造物間の空間を埋め立てて上面が平坦化された絶縁膜を形成し、絶縁膜を部分的に除去して基板の一部を露出する開口を形成する。その後、開口の下部側壁及び底面に沿って形成された残留金属膜と開口の上部側壁及び残留金属膜の表面に沿って形成された金属窒化膜とを含む障壁層を形成する。障壁層を含む開口を埋め立てて金属プラグを形成する。 （もっと読む）

【課題】性能劣化を抑制することが可能な高信頼性の配線を提供する。
【解決手段】第１導電膜に一端を接続し、第１導電膜と離間した第２導電膜に他端を接続する束状のカーボンナノチューブからなる複数の導電部材２０と、導電部材２０の間に分散されたダイヤモンド結晶構造を有する炭素粒子２２とを備える。 （もっと読む）

【課題】抵抗を低減することが可能な配線を提供する。
【解決手段】第１導電膜１２と第１導電膜１２の上層の第２導電膜２６とを電気的に接続する配線２４であって、第１導電膜１２の上の複数の第１金属粒子１６と、複数の第１金属粒子１６のそれぞれを介して第１導電膜１２の表面に一端を接続する複数の導電部材１８と、複数の導電部材１８のそれぞれの他端側の側面上の複数の第２金属粒子２０と、複数の第２金属粒子２０のそれぞれを介して複数の導電部材１８のそれぞれの表面に一端を接続し、第２導電膜２６にそれぞれ接続する複数の導電部材２２とを備える。 （もっと読む）

【課題】生産効率を低下させることなく、接続信頼性の高い貫通電極を備えた半導体装置とその製造方法および電子機器を提供する。
【解決手段】基体２の能動面３上に形成された電極パッド５，６と、基体２の裏面７から電極パッド５，６に向けて形成された貫通電極８，９とが、電極パッド５，６から貫通電極８，９に向けて立設された平面視リング状のプラグ１５，１６を介して電気的に接続されており、貫通電極８，９の外周からプラグ１５，１６の表面にかけて、基体２との間に絶縁膜４ａ，１４が連続形成されている。 （もっと読む）

【課題】ライナー膜やポーラスｌｏｗ−ｋ膜内に、十分な膜厚を有するバリアメタルを自己形成することを目的とする。
【解決手段】層間絶縁膜１０内に下層配線１２が形成される。層間絶縁膜１０及び下層配線１２上にライナー膜２０と層間絶縁膜２２とが順次形成される。ライナー膜２０と層間絶縁膜２２内にビア２８と上層配線３０とが形成される。下層及び上層配線１２，３０とビア２８とは、バリアメタル１４，３２とＣｕ１８，３６とを有している。バリアメタル１４，３２は、Ｒｕ膜１６Ａ，３４Ａと、ＭｎＯｘ１６Ｂ，３４Ｂとが積層されてなる。ＭｎＯｘ１６Ｂ，３４Ｂは、ＲｕＯ_２膜から供給された酸素を用いて自己形成される膜である。 （もっと読む）

【課題】良好な処理特性を維持しつつ従来よりも高スループットでシリル化処理を行うことができる処理方法を提供すること。
【解決手段】被処理基板を処理室に搬入後、ＳｉとＣＨ_３との結合を有するガスを処理室内に導入し、被処理基板に対してシリル化処理を施す処理方法であって、処理室内にＳｉとＣＨ_３との結合を有するガスを供給して処理室内の圧力を上昇させ、所定圧力に到達してから処理室内の圧力を搬出圧力まで低下させるまでの間、ＳｉとＣＨ_３との結合を有するガスの供給による前記処理室内の圧力と供給時間を、所定のシリル化処理を施すことが可能な範囲とする。 （もっと読む）

【課題】動作が安定であって信頼性が良好である抵抗変化メモリ素子を備えた半導体装置を提供する。
【解決手段】電圧の印加によって抵抗値が変化する抵抗変化層４１が下部電極４２と上部電極４３に挟まれてなる構造を有する抵抗変化メモリ素子４０を備えた半導体装置であって、前記２つの電極のうちの少なくともいずれか一方の電極の前記抵抗変化層に面する側に凸部４３Ａが形成され、抵抗変化層４１には凸部４３Ａに対応する凹部４１Ａが形成され、凹部４１Ａに相当する部分では抵抗変化層４１（遷移金属酸化物、例えばニッケル酸化膜）の厚さが薄くなって、凹部４１Ａの周囲に対して大幅に抵抗値が小さくなるため、抵抗変化層４１のうち、メモリの動作に実質的に寄与する面積は凸部４３Ａに対応した面積となる。 （もっと読む）

【課題】配線層相互間で絶縁破壊が生じることを抑制できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置において、第１配線層は、第１素子領域１ａの上方に位置する第１配線１１ａと、第２素子領域１ｂの上方に位置する第２配線１１ｄと、第２素子領域１ｂの上方に位置していて第２配線１１ｄとは異なる電位になる第３配線１１ｂを具備する。第２配線層は、第１素子領域１ａの上方に位置する第４配線１４ａと、第３配線１１ｂの一部の上方に位置していて第３配線１１ｂに電気的に接続している接続用導電パターン１４ｂを具備する。第３配線層は、第１素子領域１ａの上方に位置する第５配線１７ａと、第２素子領域１ｂの上方に位置していて接続用導電パターン１４ｂを介して第３配線１１ｂに電気的に接続する第６配線１７ｂを具備する。第２配線層は、第２素子領域１ｂの上方には配線を具備していない。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置１００は、シリコン基板の上部に形成され、所定の箇所に凹部１０３が設けられた層間絶縁膜１０１、層間絶縁膜１０１の内壁を覆うバリアメタル膜１０５、バリアメタル膜１０５に接して設けられるとともに凹部１０３の内部に埋設された下層銅配線１０７、および、下層銅配線１０７の上部に接して設けられるとともに下層銅配線１０７の上部の実質的に全面に設けられた保護膜１１５を含む。下層銅配線１０７の上面は、凹部１０３の側壁におけるバリアメタル膜１０５の上面より基板側に後退して設けられている。保護膜１１５は、構成元素としてＣｏまたはＮｉを含み、バリアメタル膜１０５の側壁近傍における保護膜１１５中のＣｏ濃度またはＮｉ濃度が、凹部１０３の中央部におけるバリアメタル膜１０５中のＣｏ濃度またはＮｉ濃度よりも高い。 （もっと読む）

【課題】半導体素子においてコンタクト孔の深さが異なるデュアルダマシン構造を形成する場合に、配線溝の深さが不均一となる。
【解決手段】コンタクト孔６０が形成された層間絶縁膜５４の表面に、２層のＢＡＲＣ膜６２，６４を順次形成し、コンタクト孔６０を段階的に埋め、当該表面を平坦化する。ＢＡＲＣ膜６２は、ＢＡＲＣ材をスピンコートしベークして形成する。ＢＡＲＣ膜６２のベーク後、間断なく、ＢＡＲＣ膜６４を形成するＢＡＲＣ材の塗布を行う。これにより、異なる深さのコンタクト孔６０-1〜６０-3の上に形成されるＢＡＲＣ膜６２，６４の厚みを均等とすることができ、エッチバックにてＢＡＲＣ膜６２，６４から層間絶縁膜５４の上部まで掘り下げて形成される配線溝６８の深さも均等とすることができる。 （もっと読む）

【課題】 高容量のＭＩＭキャパシタを有する半導体装置を提供することを目的とする。
【解決手段】 半導体装置内部に、第一のキャパシタ電極１０３と、第一のキャパシタ電極１０３表面に形成された薄膜かつ膜質の良好な絶縁性の窒素含有銅シリサイド膜１０４ａを有するキャパシタ絶縁膜１０４と、キャパシタ絶縁膜１０４上に形成された第二のキャパシタ電極１０８により構成されるＭＩＭキャパシタを備えることにより、半導体装置のＭＩＭキャパシタの容量を向上する。 （もっと読む）