【課題】導電パターンと貫通電極の間の抵抗を低くし、かつ貫通電極と裏面電極であるバンプを一体に形成することができる半導体装置を提供する。
【解決手段】この半導体装置において、貫通孔１０２は、基板１００に形成され、導電パターン１２０の下に位置している。絶縁層１１０は、貫通孔１０２の底面に位置している。導電パターン１２０は、基板１００の一面側に位置している。開口パターン１１２は、貫通孔１０２と導電パターン１２０の間に位置する絶縁層１１０に形成されており、周から貫通孔１０２の中心軸までの距離ｒ₃が貫通孔１０２における距離ｒ₁より小さい。開口パターン１１２が設けられることにより、貫通孔１０２の底面に導電パターン１２０が露出している。バンプ３０２は、基板１００の裏面側に位置しており、貫通電極３００と一体に形成されている。 （もっと読む）

ＣＭＯＳイメージセンサにおいて相互接続の層間剥離によるヒルロックタイプのピデフェクトの発生を回避可能なＣＭＯＳイメージセンサの製造方法が開示されている。ＣＭＯＳイメージセンサの製造方法は、第１の金属相互接続を有する基板を準備するステップと、第１の金属相互接続上に中間層の絶縁層を形成するステップと、中間層の絶縁層をエッチングすることにより第１金属相互接続の一部を露光するためのコンタクトホールを形成するステップと、コンタクトホールの内側表面に沿って中間層の絶縁層上にバッファ層を形成するステップと、アニール処理を行うステップと、バッファ層をエッチングすることによりコンタクトホールの側壁にスペーサを形成するステップと、スペーサを有す、中間層の絶縁層の頂面に沿ってバリア金属層を形成するステップと、コンタクトホールがコンタクトプラグで埋められるようにバリア金属層上にコンタクトプラグを形成するステップと、および第２の金属相互接続がコンタクトプラグと接触するように中間層の絶縁層上に第２の金属相互接続を形成するステップとを含む。
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【課題】基板厚みを精度よく測定する。
【解決手段】基板１０を準備する工程と、基板の第１主面１０ａ上に、複数の開口部を有しているマスクパターンを設ける工程と、第１主面から基板の厚み方向に沿って延在しており、予め設定されている互いに異なる深さであるか又は異なる深さであって同一の深さであるものを一部含んでいてもよい複数の穴部１４を形成する工程と、第２主面１０ｂ側から研削して薄厚化する工程と、研削された第２主面側の露出面に開口した穴部を判別し、少なくとも１つの開口した穴部に設定されていた深さに基づいて、基板の研削後の厚みを決定する工程とを含む。 （もっと読む）

【課題】表面平坦性と金属汚染ゲタリング機能を確保しながら、ＳＴＩと共存できる製造工程で５００Ｖ以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有する。
【解決手段】シリコン酸化膜を１ｕｍ以上の幅で１ｕｍ以上に深い溝を作り、溝の中にシリコン酸化膜を埋め、結晶欠陥のある基板でも５００Ｖ以上に耐圧のあるアイソレイションを実現する。これによりシャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋め、金属汚染の拡散を防止した基板貫通電極を形成することにより、基板の積層を可能にする。これにより、電源からの配線を基板貫通で供給することで、ヒートシンクを兼ねた電力給電と、これにより動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させる。 （もっと読む）

【課題】Ｆ添加カーボン膜を層間絶縁膜として使った多層配線構造ににおいて、開口部内のバリアメタル膜とＦ添加カーボン膜との反応を抑制し、配線と絶縁膜の密着性を向上させた半導体装置の製造方法を提供する。
【解決手段】開口部４４Ａ内のＦ添加カーボン膜４４の露出表面に、Ｔａバリアメタル膜４７の堆積に先立って、少なくとも前記開口部の側壁面および底面を覆うように、Ｆと反応した場合に安定な化合物を形成するＡｌなどの金属元素よりなる金属膜４９を堆積する。 （もっと読む）

【課題】貫通電極構造を有する半導体装置において、半導体基板と裏面配線との間に形成される絶縁膜の信頼性を向上させることにより、高品質の半導体装置を提供する。
【解決手段】
その表面に表面電極が形成された半導体基板の裏面にシリコン酸化膜とシリコン窒化膜とからなる積層絶縁膜を形成する。半導体基板の裏面側から積層絶縁膜および半導体基板をエッチングして表面電極に達する貫通孔を形成する。貫通孔の側壁および底面と積層絶縁膜を覆う絶縁膜を形成した後、この絶縁膜を部分的にエッチングして貫通孔の底面において表面電極を露出させるとともに貫通孔側壁の絶縁膜を残す。その後、貫通孔の内部を充たし且つ積層絶縁膜を覆う導電膜を形成して貫通孔内部に表面電極に接続された貫通電極を形成するとともに、積層絶縁膜上に裏面配線を形成する。 （もっと読む）

【課題】 容量低減とビア加工マージンの確保を効率的に達成する。
【解決手段】 複数の配線層を有する半導体装置であって、所定領域を有する第１配線層２６と、第１配線層の上層に位置する第２配線層４７と、第１配線層と第２配線層との間に設けられる層間絶縁膜３６と、層間絶縁膜と第１配線層の配線との間に設けられるバリア絶縁膜（２９，３１）とを有し、所定領域における配線上部のバリア絶縁膜の厚さは、所定領域以外の領域における配線上部のバリア絶縁膜の厚さよりも厚く、所定領域においては隣接する配線間にエアギャップ３５が形成され、所定領域以外においては隣接する配線間にエアギャップが形成されない。 （もっと読む）

【課題】Ｌｏｗ−ｋ膜の機械的強度を向上させることができる半導体装置の製造方法、およびそれにより得られる半導体装置を提供する。
【解決手段】半導体基板ＳＢ上に、ＳｉＯＣを含有する骨格構造部と、炭化水素化合物を含有する空孔形成材料部とを有するＳｉＯＣ膜である層間絶縁膜３が形成される。層間絶縁膜３に２００ｎｍ以上２６０ｎｍ以下の波長を有する光が照射される。 （もっと読む）

【課題】めっき膜の平坦性を保ちつつ、太幅配線におけるめっき膜の膜質を良好に保つ。
【解決手段】細幅凹部と太幅凹部とをめっき膜で埋設する際に、細幅配線をめっき膜で埋設する第１のめっき膜成長ステップ（Ｓ１０２）および太幅配線をめっき膜で埋設する第２のめっき膜成長ステップ（Ｓ１０８）を含み、Ｓ１０２の後、平坦化を促進するために逆バイアスステップで添加剤を除去する処理（Ｓ１０４）を行う場合、逆バイアスステップの後第２のめっき膜成長ステップの前に、第１のめっき膜成長ステップと同じ方向に、第２のめっき膜成長ステップよりも低い電流量で電流を流して、細幅凹部と太幅凹部上にめっき膜を成長させるスローステップ（Ｓ１０６）を挿入する。 （もっと読む）

【課題】 集積回路（ＩＣ）デバイスのための相互接続構造を提供する。
【解決手段】 集積回路（ＩＣ）デバイスのための相互接続構造は、第１の幅ｗ_１で形成された１つ以上のセグメント及び１つ以上の追加の幅Ｗ_２・・・ｗ_Ｎで形成された１つ以上のセグメントを有する細長い導電性ラインを備え、第１の幅は前記１つ以上の追加の幅のそれぞれよりも狭く、１つ以上の追加の幅で形成された１つ以上の導電性セグメントの全長Ｌ_２・・・Ｌ_Ｎに対する第１の幅で形成された１つ以上の導電性セグメントの全長Ｌ_１の関係は、導電性ラインの全長Ｌ＝Ｌ_１＋Ｌ_２＋・・・Ｌ_Ｎが臨界長さに関係なく最小の所望の設計長さを満足するように、導電性ラインに流れる電流の所定の大きさに対して、エレクトロマイグレーション・ショート・レングス効果の利点が維持されるように選択される。 （もっと読む）

【課題】細く深いバイアホールが設けられる場合でも、ソースインダクタンスを十分に低減し、高い放熱効率を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】ＳｉＣ基板１上に化合物半導体領域２を形成し、その後、化合物半導体領域２上にゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄを形成し、更に、化合物半導体領域２上にソース電極４ｓに接続されるＡｕ膜１０を形成する。次に、ＳｉＣ基板１の裏面にレーザビームを照射して、ＳｉＣ基板１、化合物半導体領域２及びＡｕ層を貫通するバイアホール２１を形成する。次に、バイアホール２１の側面及びＳｉＣ基板１の裏面にわたってビア配線１４を形成する。次に、バイアホール２１内に溶融金属滴３２を充填し凝固させることにより、導通ビアを形成する。そして、溶融金属滴３２を充填する際に、ＳｉＣ基板１を溶融金属滴３２に対して相対的に振動させる。 （もっと読む）

【課題】 柱状電極を備えた半導体装置において、柱状電極形成用メッキレジスト膜の密着性を向上させる。
【解決手段】 上部金属層９および下地金属層８の上面に、ドライフィルムレジストをラミネートローラを用いた熱圧着方法によりラミネートすることにより、柱状電極形成用メッキレジスト膜２５を形成する。次に、チャンバ内において、圧縮空気による圧力により、柱状電極形成用メッキレジスト膜２５をその上側から均等に加圧する。すると、ラミネートローラを用いた熱圧着方法だけでは、上部金属層９の接続パッド部９ｂの周辺部への柱状電極形成用メッキレジスト膜２５の密着性が低下していても、柱状電極形成用メッキレジスト膜２５をその上側から圧縮空気で均等に加圧することにより、上部金属層９の接続パッド部９ｂの周辺部への柱状電極形成用メッキレジスト膜２５の密着性を向上させることができる。 （もっと読む）

【課題】半導体装置とその製造方法において、エッチング生成物を直接観察することなくその有無を判断すること。
【解決手段】シリコン基板１の上方に、第１の導電膜１９、強誘電体膜２０、及び第２の導電膜２１を形成する工程と、第２の導電膜２１をパターニングして上部電極２１ａにする工程と、強誘電体膜２０をパターニングしてキャパシタ誘電体膜２０ａにする工程と、レジストパターン３０をマスクにして、該レジストパターン３０の側面を後退させながら、第１の導電膜１９をエッチングし、下部電極１９ａを形成する工程と、上部電極２０ａの上面のうち、レジストパターン３０の後退を反映して他の領域よりも高位となった段差面２１ｘの幅を測定する工程と、段差面２１ｘの幅C₁に基づいて、キャパシタ誘電体膜２０ａの側面に付着したエッチング生成物の有無を判断する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】比誘電率の低い絶縁膜を安定して得ることのできる多孔質絶縁膜の製造方法を提供する。
【解決手段】シリコン及び酸素を骨格とし側鎖に少なくとも一つの不飽和炭化水素基が結合された環状有機シリカ化合物の蒸気を不活性ガスで希釈した蒸気と、シリコン及び酸素を骨格とし側鎖に水素、炭化水素基及び酸化炭化水素基からなる群から選択されるいずれかが結合された直鎖状有機シリカ化合物の蒸気を不活性ガスで希釈した蒸気とをプラズマ中に導入し、半導体基板２上に多孔質絶縁膜を成長させる。 （もっと読む）

【課題】「ひずみシリコン」技術を用いて形成された半導体装置において、ＮＭＯＳトランジスタの電流駆動能力の向上を達成できるとともに、ＰＭＯＳトランジスタの電流駆動能力の低下を抑制した半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１の全面に、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いて、厚さ２０〜８０ｎｍのシリコン窒化膜を形成してライナー膜１８とする。なお、ライナー膜１８の成膜条件としては、成膜温度４００℃以下で、Tensileストレスが０〜８００ＭＰａとなるように条件を設定する。そして、紫外線照射およびまたは３００〜５００℃の熱処理を行うことにより膜収縮させ、ＰＭＯＳ領域におけるライナー膜１８では、ゲート電極４のサイドウォール窒化膜１４の側面外方において、サイドウォール窒化膜１４に沿って連続的、あるいは断続的にクラックＣＲを発生させる。 （もっと読む）

【課題】ダイシング時及びボンディング時においても活性領域への水分等の不純物の侵入を防止し、小型化を容易におこなうことができる半導体装置を提供することを目的とする。
【解決手段】
半導体素子と外部接続端子とを接続する配線が貫通する開口部を含み、前記半導体素子を含む半導体層上に設けられた絶縁膜内に延在して前記半導体素子の全体を囲み、かつ前記外部接続端子の内側に配置された筒状ダミー配線を有する。 （もっと読む）

【課題】低温での熱処理後も十分に低い電気抵抗率を示し、かつ直接接続された透明画素電極とのコンタクト抵抗が十分に低減されると共に、耐食性および耐熱性に優れた表示装置用Ａｌ合金膜を提供する。
【解決手段】表示装置の基板上で、透明導電膜と直接接続されるＡｌ合金膜であって、該Ａｌ合金膜は、Ｎｉを０．０５〜０．５原子％、Ｇｅを０．４〜１．５原子％、および希土類元素群から選ばれる少なくとも１種の元素を合計で０．０５〜０．３原子％含有すると共に、ＮｉおよびＧｅの合計量が１．７原子％以下である。 （もっと読む）

【課題】ボンディングする際に、電極パッドの下方に加わるストレスに対しての耐性が強く、且つ配線の配置が容易な半導体装置を提供する。
【解決手段】半導体基板１上に形成された多層配線層２を貫通し半導体基板１に達する支柱５ａ，５ｂにより、多層配線層２上に形成される電極パッド４の４隅のうち、少なくとも隣接する２隅を下方から支え、支柱５ａ，５ｂ間に複数の梁６ａ，６ｂ，６ｃを接続し、梁６ａ，６ｂ間に部材７ａ，７ｂ，７ｃ，７ｄを接続する。 （もっと読む）

【課題】プラグに対する信号配線層の接続抵抗を低減しながら暗電流を抑制する。
【解決手段】光電変換装置は、光電変換部と、前記光電変換部の上方に設けられ、画素における少なくとも前記光電変換部を除く領域を遮光する遮光層と、前記光電変換部で発生した電荷を電圧に変換する半導体領域と、前記半導体領域又は配線層にプラグを介して接続された信号配線層と、前記遮光層の下面に沿って配された第１のバリアメタル層と、前記信号配線層の上面又は下面に沿って前記信号配線層と前記プラグとの間に配された第２のバリアメタル層とを備え、前記第１のバリアメタル層は、前記光電変換部における暗電流を抑制するように、前記第２のバリアメタル層より水素吸蔵能力の低い材料で形成されており、前記第２のバリアメタル層は、前記信号配線層と前記プラグとの接続抵抗を低減するように、前記第１のバリアメタル層より比抵抗の小さい材料で形成されている。 （もっと読む）

【目的】リソグラフィの解像度や、光学コントラストを向上させると共にメモリ素子領域部のチップ面積を縮小させる半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、メモリ素子領域内で、同一線幅及び同一ピッチで繰り返し配置される複数のビット線１０と、前記メモリ素子領域内で、前記複数のビット線１０と同層で、かつ平行に形成され、前記複数のビット線１０と同一線幅及び同一ピッチで配置される複数のシャント線３０と、前記複数のシャント線３０の上層側から前記複数のシャント線３０に跨って接続するように配置される上層コンタクトプラグ３４と、を備えたことを特徴とする。 （もっと読む）