【課題】半導体基板における貫通電極形成を短時間でしかも低温で形成可能とし、また貫通孔への絶縁膜形成工程を削減できる貫通電極形成方法を提案する。
【解決手段】半導体ウェハ１表裏の電気的導通を得るための貫通電極用の貫通孔７を形成する前に、予め該貫通孔７を包含する大きさの表裏貫通部６を形成し、この表裏貫通部６に絶縁材３を充填して硬化させた後、前記絶縁材３に前記貫通孔７をエッチング加工あるいはレーザ加工にて形成し、さらに前記貫通孔７の内部または内壁に導電材料からなる導通経路４を設けることにより貫通電極構造とする。 （もっと読む）

【課題】
ビルディングブロック方式では、電源ライン及びグランドラインの配置によって、半導体集積回路装置の微細化が困難であった。
【解決手段】
アナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、電源ラインは、電子回路ブロックを構成する半導体素子上の領域を含んで配置され、グランドラインは、電子回路ブロック間に位置する分離領域上に形成され、グランドラインは、コンタクト孔において分離領域とコンタクトされる。 （もっと読む）

【課題】耐熱性や絶縁性の劣化などの不良の発生が抑えられた絶縁膜と、金属配線とを備えた半導体装置の製造方法を提供する。
【解決手段】基板上に吸湿性を有する絶縁膜１０２を形成し、絶縁膜にダミーコンタクトホールとコンタクトホールとを形成する。基板を熱処理して絶縁膜に含まれる水分を脱離させた後、金属膜で構成されるコンタクト１０３およびダミーコンタクト１１０をそれぞれ形成する。熱処理により、コンタクトホールおよびダミーコンタクトホールを通して絶縁膜中の水分を脱離させることができる。 （もっと読む）

【課題】半導体基板の貫通接続部において、表面側配線層の貫通孔底部での剥離および破断が防止され、接続不良等が改善された半導体装置と、そのような半導体装置を製造する方法を提供する。
【解決手段】貫通孔３を有する半導体基板２の表面に、該貫通孔３と同径の開口４ａを有する第１の絶縁層４が被覆され、その上に第１の配線層５が開口４ａを覆い形成されている。また、貫通孔３内および半導体基板２の裏面に第２の絶縁層６が被覆されている。第２の絶縁層６は、第１の配線層５と内接するように形成され、内接部に第１の絶縁層４の開口４ａよりも小径の複数の開口６ａを有している。さらに、貫通孔３内に第２の配線層７が充填・形成され、この第２の配線層７は第２の絶縁層６の複数の開口６ａを介して第１の配線層５に内接している。 （もっと読む）

【課題】ビアの断線不良の発生を防止することができる、半導体装置を提供する。
【解決手段】第２層間絶縁膜７およびＳｉＣ膜６を挟んで、Ｃｕからなる下層配線４および上層配線１１ａ，１１ｂが形成されている。下層配線４と上層配線１１ａとは、Ｃｕからなるビア１２ａにより電気的に接続されている。また、下層配線４と上層配線１１ｂとは、Ｃｕからなるビア１２ｂにより電気的に接続されている。そして、下層配線４には、Ｃｕからなり、下層配線４と上層配線１１ａ，１１ｂとの電気接続に寄与しないダミービア１３が接続されている。ダミービア１３は、ビア１２ａ，１２ｂよりも小さなビア径を有している。 （もっと読む）

【課題】ウエハ間の電気的な接続において優れた信頼性および安定性が得られる貫通配線構造を提供する。
【解決手段】対向する電気信号接続部９２、２６同士のうち一方が、ウエハの一方の面と他方の面とを導通させる貫通配線部９２であり、貫通配線部９２が、貼り合わせ面３０ａから突出する貫通突出部９２ａを有し、貫通突出部９２ａが、対向配置されて貼り合わせ面３０ａから別のウエハに向かって延びる配線側壁対９２ｂを有し、対向する電気信号接続部同士９２、２６のうち他方が、バンプ２６であり、貫通配線部９２の端部９２ｃが、バンプ２６内に食い込んでおり、配線側壁対９２ｂの間に、バンプ２６が挟み込まれている貫通配線構造とする。 （もっと読む）

【課題】複数枚のウエハを貼り合わせる際に、貼り合わせ面から突出する電気信号接続部が損傷されにくく、電気的導通特性および信頼性に優れ、安定した性能の得られる半導体装置用ウエハの貫通配線構造を提供する。
【解決手段】素子の形成された基板からなる複数枚のウエハを貼り合わせてなる半導体装置のウエハとして用いられる半導体装置用ウエハの貫通配線構造であって、別のウエハと電気的に接続される貫通配線部９が、前記別のウエハとの貼り合わせ面３０ａに前記貼り合わせ面から突出して設けられ、ウエハ表面と平行な面で見た貫通配線部９の断面が、曲線を含む曲線含有形状または異なる方向に延びる２以上の直線を含む複直線含有形状である貫通配線構造とする。 （もっと読む）

【課題】基板電位コンタクトを工程数の増加を抑えつつ容易に形成可能な半導体装置およびその製造方法を提供する。
【解決手段】支持基板１、ＢＯＸ（Buried Oxide）層２およびＳＯＩ（Silicon-On-Insulator）層３がこの順に積層して成るＳＯＩ基板に形成される半導体装置において、ＳＯＩ層３およびＢＯＸ層２を貫通して支持基板１に接続する基板電位コンタクト１２を設ける。基板電位コンタクト１２のためのホールは次の手順で形成される。まずＳＯＩ層３を貫通するホールを形成し、一旦それに酸化膜３５を埋め込む。そしてウェットエッチングによりホール内の酸化膜３５およびその下のＢＯＸ層２を除去し、当該ホールを支持基板１にまで到達させる。 （もっと読む）

【課題】 内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることができる半導体装置を得る。
【解決手段】 外部接続端子と内部回路領域との間にＥＳＤ保護素子を有する半導体装置において、外部接続端子からＥＳＤ保護素子に至る間の配線の抵抗値が、ＥＳＤ保護素子から内部素子に至る間の配線の抵抗値よりも小さくなるように、外部接続端子からＥＳＤ保護素子に至る間の配線を複数層のメタル配線により形成し、ＥＳＤ保護素子から前記内部素子に至る間の配線は、外部接続端子からＥＳＤ保護素子に至る間の配線に用いられた複数層の配線数と等しいあるいはより少ない層数のメタル配線により形成した。 （もっと読む）

【課題】 高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。
【解決手段】 複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第１のメタル配線以外の複数層のメタル配線と接続されており、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、遠くなるほど数多く形成した。 （もっと読む）

半導体デバイス（１０）はチップ（１２）からなり、チップ（１２）は、活性領域（１６，３２，４２，５０）と、スクライブ領域（２４）と、周辺部とを有する。スクライブ領域は活性領域よりも周辺部の近傍にある。１つの実施形態では、チップは更に、スクライブ領域に形成されるクラック阻止構造（２６）を有し、クラック阻止構造は、チップの少なくとも１つのコーナーに位置する、または少なくとも１つのコーナーの近傍に位置する共通中心の周りに同心円状に縁取り形成される曲線−直線形状及び多角形状のうちの１つの形状をなす。
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【課題】多層信号配線の特性の均一化を図った半導体集積回路装置を提供する。
【解決手段】複数の拡散層が形成された半導体基板と、前記半導体基板に積層されて、前記各拡散層に対してビアコンタクトを介して接続される複数層の信号配線とを備え、第１の信号配線とそれより上層の第２の信号配線について、第２の信号配線を前記拡散層に接続するビアコンタクトの数が第１の信号配線のそれより多く設定されている。 （もっと読む）

【課題】ＬＣＤドライバなどで小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる技術を提供する。
【解決手段】ＬＣＤドライバにおいて、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３上にゲート電極１０ｂの端部が乗り上げている。そして、高耐圧ＭＩＳＦＥＴ上の１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１が形成されている。このとき、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなっている。このように構成されている高耐圧ＭＩＳＦＥＴにおいて、配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。 （もっと読む）

【課題】積層した導電体層を駆動回路などに接続する部分の製造効率を向上し、且つ信頼性を向上させること。
【解決手段】本発明の積層配線構造体は、導電体層と絶縁層とが交互に積層された積層部と、最上層の絶縁層から形成され導電体層それぞれに達し、側面が導電体層と絶縁膜を介して形成された複数のコンタクトと、を有している。また、コンタクトのうち少なくとも１つは、導電体層で区切られた複数の部分を有し、
上層の導電体層に区切られるコンタクトの内径より、下層の導電体層に接続されるコンタクトの開口部の内径が小さいことを特徴とすることもできる。 （もっと読む）

【課題】多層の配線構造を有する場合において、上層配線による開口部のカバレッジが低下するのを抑制することが可能な配線構造を提供する。
【解決手段】この配線構造１００は、配線３と、配線３上に形成されるとともに、ビア４ａを有する層間絶縁膜４と、層間絶縁膜４を覆うように形成されるとともに、ビア４ａと対応する領域に凹部６ａが形成された配線６と、配線６を覆うように形成されるとともに、ビア７ａを有する層間絶縁膜７と、層間絶縁膜７を覆うように形成された配線８とを備えている。そして、ビア７ａの内側面７ｂは、ビア４ａと対応する領域に配置されるとともに、上端部近傍７ｃの幅Ｗ３が下方から上方に向かって大きくなるような形状に形成されている。 （もっと読む）

【課題】層間絶縁膜をドライエッチングしてコンタクトホールを形成する際に、高耐圧トランジスタのゲート絶縁膜が受けるダメージを低減できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上にＨＶトランジスタ１０のゲート電極１３と、ＬＶトランジスタ２０のゲート電極２３と、ダミーゲート電極５３とを同時に形成する工程と、シリコン基板１上に層間絶縁膜３０を形成する工程と、層間絶縁膜３０を部分的にドライエッチングして、ゲート電極１３、２３、ダミーゲート電極５３上にそれぞれコンタクトホール３１、３３、３４を形成する工程と、を含み、コンタクトホール３１、３３、３４を形成する工程では、コンタクトホール３１の底面からゲート電極１３の表面が露出すると同時に、又はそれよりも前に、コンタクトホール３４の底面からダミーゲート電極５３の表面が露出するように層間絶縁膜３０をエッチングする。 （もっと読む）

【課題】配線トラックの無駄なく、上下の導電線の交点に複数のビアを配置する。
【解決手段】本発明の例に係る半導体集積回路は、第１方向に延びる第１導電線１１と、第１導電線１１上に配置され、第１方向に交差する第２方向に延びる第２導電線１２と、第１導電線１１の第１コンタクト部Ｐ１と第２導電線１２の第２コンタクト部Ｐ２とを接続する第１ビア１３と、第１導電線１１の第３コンタクト部Ｐ３と第２導電線１２の第４コンタクト部Ｐ４とを接続する第２ビア１４とを備える。第１及び第３コンタクト部Ｐ１，Ｐ３は、第１方向に並んで配置され、第２及び第４コンタクト部Ｐ２，Ｐ４は、第２方向に並んで配置される。 （もっと読む）

【課題】Ａｌ配線のコンタクト抵抗を増大させることなく、チップサイズを小さくすることができる半導体装置を提供すること。
【解決手段】この半導体装置１において、半導体基板２上の、コンタクトホール５の内部を含む絶縁膜４上には、各コンタクト３と電気的に接続されたＡｌ配線６が形成されている。Ａｌ配線６上には、絶縁膜８が形成されている。絶縁膜８には、Ａｌ配線６における、コンタクト３ａ〜３ｃの直上部分を一括して露出させるビアホール９が形成されている。ビアホール９の内部を含む絶縁膜８上には、Ａｌ配線６と電気的に接続されたＡｌ配線１０が形成されている。ビアホール９が、コンタクト３ａ〜３ｃを一括して露出させるように形成されているため、ビアホール９と半導体基板２との間の領域には、複数のコンタクトホール５ａ〜５ｃが配置されている。 （もっと読む）

【課題】マークの形状がばらつくことを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、絶縁膜８に接続孔８ａを形成し、かつ複数のダミー接続孔８ｂを、絶縁膜８の一部であるマーク形成領域の全域に分布するように形成する工程と、第１の導電膜９を形成する工程と、絶縁膜８上に位置する第１の導電膜９をＣＭＰ法により除去することにより、接続孔８ａ内に導電プラグ９ａを埋め込み、かつマーク形成領域に位置する絶縁膜８の上部及びダミー接続孔８ｂ内の第１の導電膜９ｂの上部をエロージョンを利用して除去することにより、マーク形成領域に第１の凹部８ｃを形成する工程と、第２の導電膜１０を形成する工程とを具備し、第２の導電膜１０を形成する工程において、第１の凹部８ｃ上に位置する第２の導電膜１０の表面には、マークとなる第２の凹部１０ｃが形成される。 （もっと読む）

【課題】 Ｃｕの層間絶縁膜中への拡散を防止することができるＣｕ配線を備えた半導体装置を実現する。
【解決手段】 半導体装置１は、半導体基板１０の基板面１０ａの上方に、順番に積層形成された第１配線層３３、第２配線層３４及び第３配線層３５を備えている。第１配線層３３は、ＳＯＩ基板などの半導体基板１０の基板面１０ａ上に形成されており、層間絶縁膜１２、側面バリアメタル層１５、Ｃｕ配線１８及び上面バリアメタル層１９を備えている。Ｃｕ配線１８の上面部１８ａは、側面バリアメタル層１５と同様の材料により形成された上面バリアメタル層１９により覆われている。ここで、上面バリアメタル層１９の幅は、上面部１８ａの幅よりも大きく形成されている。この上面バリアメタル層１９により、Ｃｕ配線１８から上層の層間絶縁膜１２へのＣｕの拡散を防止することができる。 （もっと読む）