システム・イン・パッケージ用の集積基板は、基板貫通ビア及びトレンチキャパシタを備え、少なくとも4つの導電性のキャパシタ電極層を誘電層との交互の配列で含むトレンチ充填物を有する。キャパシタ電極層は、第1又は第2の基板側に設けた2つのキャパシタ端子のそれぞれの1つに、交互に接続される。トレンチキャパシタ及び基板貫通ビアは、半導体基板中に10μmを越える同等の横方向の延びを有するトレンチ開口及びビア開口内にそれぞれ形成される。この構造によれば、基板中にビア開口及びトレンチ開口を同時に製造することができるので、他の利点の中でも特に、集積基板をコスト効率よく製造することができる。
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【課題】 集積度が低下することを最大限抑制しつつ、必要に応じて大きい電流容量の確保を可能にしたコンタクトプラグを備えた半導体装置の製造方法を提供する。
【解決手段】 半導体基板１上にソース・ドレイン領域８を形成後、層間絶縁膜１０を堆積し、ソース・ドレイン領域８の上面が露出するようにコンタクトホールを開口する。このとき、比較的小電流容量で機能を奏するロジック素子形成領域上面においては最小加工寸法で規定される程度の小さい孔径で開口する一方、大電流容量を必要とする保護素子形成領域上面においては、第１孔径よりも大きい第２孔径で開口する。その後、これらのコンタクトホールを完全に充填するように、コンタクトプラグ材料膜１３を層間絶縁膜１０の堆積膜厚以上成膜する。その後、コンタクトプラグ材料膜１３に対して平坦化処理を行った後、配線層を形成する。 （もっと読む）

【課題】デュアルダマシン（Dual-Damascene）法を用いた多層Ｃｕ配線の形成工程を簡略化する。
【解決手段】層間絶縁膜４５上に形成したフォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、層間絶縁膜４５の中途部に形成したストッパ膜４６の表面でエッチングを停止することによって配線溝５２、５３を形成する。ここで、ストッパ膜４６を光反射率の低いＳｉＣＮ膜によって構成し、フォトレジスト膜５１を露光する際の反射防止膜として機能させることにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となる。 （もっと読む）

【課題】孔部の少なくとも内壁面に均一な被膜を形成する方法、この方法を利用した、絶縁膜を有する構造体及びその製造方法並びに電子部品を提供する。
【解決手段】本発明の被膜形成方法は、開口部の面積が２５〜１０，０００μｍ^２であり且つ深さが１０〜２００μｍである孔部を有する基板に、溶剤を塗布する溶剤塗布工程と、樹脂成分及び溶剤を含有し、剪断速度６ｒｐｍにおける粘度Ｖ_１（ｍＰａ・ｓ）と、剪断速度６０ｒｐｍにおける粘度Ｖ_２（ｍＰａ・ｓ）との比（Ｖ_１／Ｖ_２）が、１．１以上の樹脂組成物を、該樹脂組成物が上記孔部内の上記溶剤と接触するように、上記基板に塗布する樹脂組成物塗布工程と、塗膜を乾燥する乾燥工程と、を備え、該孔部の内壁面及び底面のうちの少なくとも該内壁面に上記樹脂成分を含む被膜を形成する。 （もっと読む）

【課題】従来の半導体装置では、配線層間に形成される酸化膜により、配線層間の接続抵抗値が低減され難いという問題があった。
【解決手段】本発明の半導体装置では、第１の配線層３と第２の配線層とを接続する開口領域８〜１２を埋設する第１の金属層１４〜１８上のスピンコート樹脂膜２１に開口部２２が形成されている。開口部２２内では、メッキ用金属層２３を構成するＣｒ層とＣｕメッキ層２４とが接続している。この構造により、第１の金属層１４〜１８上のＣｒ層は、結晶粒子間が広くなり、粗な領域となる。そして、Ｃｒ層の粗な領域には、第２の金属層１９とＣｕメッキ層２４との合金層が形成され、接続抵抗値が低減される。 （もっと読む）

コンタクト構造（２３０Ａ，２３０Ｂ）のサイズおよび／または密度を局所的に適合させることによって、例えば、個々のトランジスタ（２１０，２１０Ａ，２１０Ｂ）内で、あるいは、より広い範囲で、高性能の半導体デバイス（２００）の全体的な性能を向上させることができる。このため、コンタクト構造（２３０Ａ，２３０Ｂ）と局所的なデバイス特性との間の相互関係に配慮することができる。一方で、従来のプロセス戦略と高い互換性を維持することができる。
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【課題】シリサイド層上に抵抗値の上昇が抑制されたコンタクトを備え、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０内に形成された活性領域５０と、活性領域５０の上面に形成されたシリサイド層４５と、半導体基板１０およびシリサイド層４５の上に形成された第１の層間絶縁膜１５と、シリサイド層４５上に形成され、第１の層間絶縁膜１５を貫通するコンタクトプラグ６０とを備えている。コンタクトプラグ１個当たりのシリサイド層４５の面積は、コンタクトプラグの面積以上、且つ、１００μｍ^２以下である。 （もっと読む）

【課題】パワー素子と他の半導体デバイスとの複合型の半導体装置において、多層配線によって半導体デバイスの電極を最上層まで引き伸ばすに際し、多層配線のうちパワー素子における配線抵抗を小さくしつつ、多層配線の配線層にクラックを生じさせないようにする。
【解決手段】積層配線２０のうち第１領域１１におけるパワーＭＯＳトランジスタのソース電極３２、ドレイン電極３１を積層配線２０の２層目の配線層２２より上層の配線層２３〜２５において、複数の微細なビアホールを用いずに１つの電極としてそれぞれ形成する。 （もっと読む）

【課題】配線間が抵抗で接続された回路を半導体基板上に有する半導体装置において、前
記抵抗を、半導体基板やこの抵抗に接続されていない配線から電界の影響を受け難いよう
に形成する。
【解決手段】この半導体装置は、第１の配線１０と第２の配線２０ａが抵抗１４で接続さ
れた回路を、ｎ基板（半導体基板）１上に有する。第１の配線１０と第２の配線２０ａが
絶縁膜１２を挟んで層状に形成され、絶縁膜１２に形成されたバイアホール１３内に抵抗
１４が形成されている。 （もっと読む）

【課題】信号端子を有する入出力セルを備えた半導体集積回路において、前記入出力セルの信号端子が接続用配線ヴィアを介して内部回路に接続される場合に、そのヴィアの原子の移動に起因するオープン不良を有効に防止する。
【解決手段】入力／出力セル２の信号端子３Ａは、複数層（例えば４層）の導電層で形成される。その複数層の導電層の隣接する導電層同士は、ヴィアで接続される。前記複数層の導電層のうち、最大径のヴィア６−３で接続される導電層（例えば第４層の導電層）３−４では、その導電層３−４の幅が前記最大径のヴィア６−３を１個だけ配置できる幅に設定される。従って、接続用配線４から入力／出力セル２の入力端子３Ａに原子が移動することが抑制され、前記接続用配線４に形成されるヴィア（図示なし）のオープン不良が有効に防止される。 （もっと読む）

【課題】複数の接続孔を用いて配線間を接続する半導体装置において、信頼性を向上させる。
【解決手段】第１の絶縁膜８上及び第１の配線１０ａ上に形成された第２の絶縁膜１１と、第２の絶縁膜１１に形成されており、第１の配線１０ａの上方を通る溝１２ａと、溝１２ａの底部に位置していて第１の配線１０ａ上に配置された第１の接続孔及び第２の接続孔１２ｂと、溝１２ａ、並びに第１の接続孔及び第２の接続孔１２ｂに埋め込まれた第２の配線１３ａとを具備する、第２の配線１３ａは、第１の配線１０ａとは同一長さにおける抵抗値が異なり、第２の接続孔は第１の配線１０ａ又は第２の配線１３ａの幅方向において第１の接続孔と異なる位置に配置されている。 （もっと読む）

【課題】半導体装置に含まれるＥＳＤ保護トランジスタのＥＳＤ耐性を向上できるようにする。
【解決手段】半導体装置は、ウェル領域１０１の上に形成されたゲート電極１０３と、ウェル領域１０１におけるゲート電極１０３のゲート長方向側にそれぞれ形成されたドレイン領域１０４及びソース領域１０５と、ドレイン領域１０４の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のドレインコンタクト１０６Ａ〜１０６Ｃと、ソース領域１０５の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のソースコンタクト１０７Ａ〜１０７Ｅとを有している。隣り合うドレインコンタクト同士の間隔は、隣り合うソースコンタクト同士の間隔よりも大きい。 （もっと読む）

本発明の種々の実施形態は、非単結晶基板上にナノ構造物を形成する方法、並びにその結果得られるナノ構造物及びナノスケール機能デバイスに関する。本発明の一実施形態では、ナノ構造物を形成する方法は、金属層（１００）及びシリコン層（１０４）を含む多層構造物（１０６）を形成することを含む。多層構造物（１０６）は、熱工程にかけられ、それにより金属シリサイド晶子（１１０）が形成される。金属シリサイド晶子（１１０）上にはナノ構造物（１１４）が成長される。本発明の別の実施形態では、構造物は、非単結晶基板（１０２）及び非単結晶基板（１０２）上に形成された層（１０８）を含む。層（１０８）は、金属シリサイド晶子（１１０）を含む。金属シリサイド晶子（１１０）上にいくつかのナノ構造物（１１４）が形成されてもよい。開示の構造物は、電子デバイス及び／又は光電子デバイスで使用されるいくつかの異なるタイプの機能デバイスを形成するために使用することができる。
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【課題】ソースセルとドレインセルが市松模様状に配置された低オン抵抗の横型ＭＯＳトランジスタを有してなる半導体装置であって、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置を提供する。
【解決手段】ソースセル１０２，１０３とドレインセル１０４，１０５が、それぞれ、コンタクトプラグ３１，３２によって、平坦化された第１配線層４１，４２に接続されてなり、コンタクト３１ｂで示されたソースコンタクトプラグが、コンタクト３２ａで示されたドレインコンタクトプラグのコンタクト面内における最小幅Ｗ２より小さな最小幅Ｗ１を有するコンタクト３１ｂ１〜３１ｂ５で示された小コンタクトプラグの複数個の組み合わせからなる半導体装置１１０とする。 （もっと読む）

【課題】パッド表面の平坦性を確保すると共に、十分な電流の導通が可能であり、また、金属配線層間を接続する開口経路の導通不良が少ない信頼性の高い半導体集積回路のボンディングパッドを提供する。
【解決手段】本発明に係る半導体集積回路のボンティングパッド１０は、金属配線層間を接続する開口経路Ｐが、開口経路の埋め込みに必要な開口幅と、当該開口幅よりも大きい開口幅を有する他の開口幅との少なくとも２つの異なる開口幅を有する開口部分を備え、これら異なる開口幅を有する開口部分が縦横に張り巡らされて構成されている。 （もっと読む）

【課題】ビア数を減らしても、エレクトロマイグレーション耐性を維持、または向上することのできる配線設計方法を提供する。
【解決手段】異なる層に位置する第１の配線と第２の配線を複数のビアで接続する配線設計方法において、配線幅方向のビアの数であるビア列数を変えたときの配線の寿命の変化率と、配線長方向のビアの数であるビア行数を変えたときの前記配線の寿命の変化率を求める。処理対象となるビアアレイのビア列数を、前記ビア列数に対する前記寿命の変化率と、前記ビア行数に対する前記寿命の変化率とに基づいて決定されるビア行列数増減比Ｎに従って低減する。そして、前記ビアアレイのビア行数を、少なくとも１行増加する。 （もっと読む）

【課題】低抵抗コンタクトを維持しつつ、より微細化された半導体装置を提供する。
【解決手段】半導体装置は、トランジスタＴｒ１、Ｔｒ２と、第１コンタクト１３と、第２コンタクト１０とを具備する。トランジスタＴｒ１、Ｔｒ２は、半導体基板１上に設けられ隣接している。第１コンタクト１３は、トランジスタＴｒ１、Ｔｒ２間にセルフアライメント構造で設けられ、トランジスタＴｒ１、Ｔｒ２の共通のソースに接続され、金属を含んでいる。第２コンタクト１０は、トランジスタＴｒ１，Ｔｒ２のドレインにそれぞれ接続され、金属を含んでいる。 （もっと読む）

【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、パワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、複数の第１のバス(140〜142)と、複数の第２のバス(150〜152)と、複数の第１のバス(140〜142)及び複数の第２のバス(150〜152)の各々に１つずつ設けられたコンタクト・パッド(304)とを備える。複数の第１のバス(140〜142)と複数の第２のバス(150〜152)は、外部の接続部材(307)に近い側に位置するものから遠くに位置するものへと順に面積が小さくなるように形成されている。 （もっと読む）

【課題】 ＮＭＯＳトランジスタとＰＭＯＳトランジスタの駆動能力のバラつきを減らす
ことができる半導体装置を提供する。
【解決手段】 半導体基板１０上にゲート電極２０が形成され、ゲート電極２０の両側方
にｎ型ソース／ドレイン拡散層２４、２６が形成されるＮＭＯＳトランジスタと、半導体
基板１０上にゲート電極２０が形成され、ゲート電極２０の両側方にｐ型ソース／ドレイ
ン拡散層４４、４６が形成されるＰＭＯＳトランジスタと、ＮＭＯＳトランジスタ及びＰ
ＭＯＳトランジスタ上に形成される、ゲート電極２０下部のチャネル領域に応力を与える
絶縁膜３０、５０と、ｎ型ソース／ドレイン拡散層２４、２６上に絶縁膜３０を貫通して
形成されるコンタクト３４と、ｐ型ソース／ドレイン拡散層４４、４６上に絶縁膜５０を
貫通して形成されるコンタクト５４を備える。そして、コンタクト３４の寄生抵抗は、コ
ンタクト５４の寄生抵抗よりも小さい。 （もっと読む）

【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第１の電極及び第２の電極として機能する複数の第１の金属パターン及び複数の第２の金属パターンと、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス(140〜142)と、複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバス(150〜152)と、複数の第１のバス(140〜142)及び複数の第２のバス(150〜152)の各々には、１つのコンタクト・パッド(304)が設けられている。 （もっと読む）