【課題】１回の露光でより多くのホールを形成することが可能なホール形成方法を提供する。
【解決手段】ホール５１１、５１２の形成位置となる複数領域の内、一の領域を囲む他の領域のシリコン酸化膜５１上に円柱を形成する。具体的には、４以上の複数領域の内、平面視において一の領域を囲む他の領域のシリコン酸化膜５１上に円柱を形成する。次いで、シリコン酸化膜５１及び円柱上にシリコン窒化膜を形成する。シリコン窒化膜はエッチバックされる。このエッチバックにより円柱を囲むサイドウォール５４１が形成される。円柱はエッチングされる。最後に、サイドウォール５４１をマスクにシリコン酸化膜５１をエッチングする。これにより一の領域に対応するホール５１２及び他の領域に対応するホール５１１が形成される。 （もっと読む）

【課題】アナログデバイスを有する半導体装置のホール形成工程において、プラズマダメージに弱いアナログトランジスタのゲート絶縁膜に加えられるプラズマダメージを抑制できる半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は、アナログ部及びデジタル部それぞれにトランジスタを有し、シリコン基板上に形成された前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜に形成された前記アナログ部のゲート電極上に位置するコンタクトホール９と、前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置するコンタクトホール９ａと、を具備し、コンタクトホール９の径をコンタクトホール９ａの径より小さくすることを特徴とする。 （もっと読む）

【課題】多層配線形成時のプラズマダメージによるＶｔ変動を利用してＶｔを制御した高耐圧半導体デバイス、及びその製造方法を提供する。
【解決手段】同一のシリコン基板上に、３５０Å以上のゲート絶縁膜２０、４０を有する複数のＭＯＳトランジスタ１０、３０を備え、ゲート電極１２、３２が前記ゲート絶縁膜２０、４０と接している部分の面積Ｓｇと、前記ゲート電極２０、４０側から見たときに前記ゲート電極２０、４０上に形成されたコンタクト１４、３４の総開口面積Ｓｃと、の面積比が異なるＭＯＳトランジスタ１０、３０を有することを特徴とする高耐圧半導体デバイス。 （もっと読む）

【課題】半導体基板に設けられる貫通口により露出された電極層のクラック発生を抑制した半導体装置及びその製造方法を提供すること。
【解決手段】貫通ビア２２の開口径がパッシベーション膜１６の開口部１６Ａの開口径よりも大きく、且つ貫通ビア２２の開口縁がパッシベーション膜１６の開口部１６Ａの開口縁よりも外側に位置するように、貫通ビア２２及びパッシベーション膜１６の開口部１６Ａを配設する。又は、貫通ビア２２の開口縁がパッシベーション膜１６の開口部１６Ａの開口縁（パッド電極１４と接する個所の開口縁）とは重ならない位置となるように、貫通ビア２２及びパッシベーション膜１６の開口部１６Ａを配設する。 （もっと読む）

基板貫通バイア（７５）を作製する方法であって、バイアは基板（５）の裏面からＳＴＩ（１４）またはＰＭＤ（１３）までエッチングされる。金属１コンタクトパッド（５５）と基板貫通バイア（７５）との間の追加のコンタクト（５０）は、基板貫通バイア（７５）と半導体チップ（１１）のバックエンドオブライン（３）との間のコンタクトを実現するために作製される。
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【課題】フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を向上させる。
【解決手段】第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とについて、ドレイン電流の値に応じてフィンの数を増加させるが、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、一対のソース・ドレイン領域に接続させるコンタクトを同一の数にする。 （もっと読む）

【課題】簡易な手順で平面視で矩形形状を有するコンタクトを形成する。
【解決手段】半導体装置の製造方法は、層間絶縁膜１０８上に下層レジスト膜１１０を形成する工程と、下層レジスト膜１１０に、平面視で円形形状を有する第１の開口部と、当該第１の開口部の四方にそれぞれ配置された第２から第５の開口部とを形成する工程と、下層レジスト膜１１０をマスクとして層間絶縁膜１０８をエッチングする工程とを含む。層間絶縁膜１０８をエッチングする工程において、下層レジスト膜１１０の第１の開口部と、第２から第５の開口部とがそれぞれ隣り合う領域に硬化層１３２を形成し、硬化層１３２をマスクとして、層間絶縁膜１０８のエッチングを行い、層間絶縁膜１０８において、下層レジスト膜１１０の第１の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホール１２１を形成する。 （もっと読む）

【課題】配線の幅広配線部から突出した凸状配線部に形成されたビアについて、ストレスマイグレーション耐性を向上し得る半導体装置を提供する。
【解決手段】第１の配線１８と、第１の配線１８の上方に形成され、第１の配線１８に接続されたビア３８を一体的に有する第２の配線３４と、ビア３８に隣接して配置され、ビア３８と同層に形成された複数のダミービア４０ａ、４０ｂ、４０ｃ、４０ｄとを有している。 （もっと読む）

【課題】異なる配線層間で互いに直交する配線群を接続する際、接続信頼性が高く良好なスペース効率でレイアウト可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、予め設定された配列順で第１配線層に形成されそれぞれＹ方向（第１の方向）に延伸される複数の第１の配線２０と、第２配線層に形成される複数の第２の配線２１と、配列順が互いに一致する第１の配線２０及び第２の配線２１の間を電気的に接続する複数のコンタクト２３とを備えている。各々の第２の配線２１は、Ｙ方向に直交するＸ方向（第２の方向）に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部２１ａと、他方のトラックに沿って延伸される配線部２１ｂと、２つの配線部２１ａ、２１ｂの間を接続する接続部２１ｃとにより構成され、接続部２１ｃに複数のコンタクト２３が形成されている。 （もっと読む）

【課題】貫通電極を有する半導体装置の製造コストを低減することのできる技術を提供する。
【解決手段】半導体基板４を貫通するリング状の溝部１４を半導体基板４の裏面側から形成し、リング状の溝部１４の内部と半導体基板４の裏面に絶縁膜７を形成した後、リング状の溝部１４の内側の絶縁膜７および半導体基板４に、貫通孔５を半導体基板４の裏面側から形成し、半導体基板４の表面に形成された表面保護絶縁膜２を貫通孔５の底面に露出させる。続いて、貫通孔５の底面に露出する表面保護絶縁膜２を除去して開口部６を形成し、素子面電極３を露出させた後、素子面電極３に接続するコンタクト電極９を貫通孔５および開口部６の内壁に形成し、コンタクト電極９と同一層からなるパッド電極９ａを半導体基板４の裏面に形成する。 （もっと読む）

【課題】低抵抗物質からなると同時に低抵抗の接触特性を有する配線の接触構造及びその製造方法の提供にある。本発明の他の課題は、接触特性の良い配線の接触構造を含む薄膜トランジスタ基板及びその製造方法を提供することを目的とする。
【手段】基板上に開口部を有する配線を形成する工程、前記配線を覆う絶縁膜を積層する工程、前記絶縁膜をパターニングし前記開口部を露出する接触孔を形成する工程、及び前記絶縁膜上に前記接触孔を通じて前記配線と接触する第１導電層を形成する工程を含む配線の接触構造形成方法。 （もっと読む）

【課題】静電保護素子のクランプ能力を十分に発揮し、内部回路を静電気によるサージから保護することができる半導体装置を提供することを目的とする。
【解決手段】半導体基板上に、内部回路と、前記内部回路と接続配線及び接地配線により接続される接続パッド及び接地パッドと、前記接続パッドと前記接地パッドとの間に接続される静電保護素子とが設けられ、前記半導体基板と前記接地配線とが、前記接地配線に所定の密度で形成されたコンタクトにより電気的に接続されている半導体装置であって、前記所定の密度は、前記接続パッドから前記静電保護素子を経由して前記接地パッドに至る部分のインピーダンスが、前記接続パッドから前記内部回路を経由して前記接地パッドに至る部分のインピーダンスよりも低くなるように設定されていることを特徴とする。 （もっと読む）

【課題】 エレクトロマイグレーションの制約を受け難く、配線抵抗が小さくトランジスタの電力損失が少ない、パッド配置の制約の少ないパワーＭＯＳトランジスタを提供する。
【解決手段】 半導体基板１に形成されたソース領域２およびドレイン領域３が格子状に形成されたゲート４を挟んで互いに隣接するＭＯＳトランジスタにおいて、半導体基板１上に順次形成された３層のメタル配線５、６、７とを有する。メタル配線は、ソース領域及びドレイン領域に電気的に接続され、ドレイン領域を第３層メタル配線７に接続する場合、ソース領域を第２層メタル配線６及び第１層メタル配線５に接続する。第３層メタル配線７のドレイン配線は、半導体基板１の全領域を覆うように配置され、第１層及び第２層メタル配線５、６のソース配線は第１層及び第２層メタル配線の全領域を覆うように配置される。 （もっと読む）

【課題】上部パッドの損傷に関係なく、下部パッドの大気露出を防止するボンディングパッド構造物を提供する。
【解決手段】ボンディングパッド構造物は、パシベーション膜１４０、上部パッド１２０、下部パッド１１０、及びコンタクト部材１３０を含む。上部パッドは、前記パシベーション膜で覆われる第１領域、及び前記パシベーション膜から露出された第２領域を有する。下部パッドは、前記第２領域を通じて露出されないように前記上部パッドの第１領域下部に位置する。コンタクト部材は、前記上部パッドと前記下部パッドとの間に介在され、前記上部パッドと前記下部パッドを電気的に連結させる。従って、下部パッドが大気中に露出されない。 （もっと読む）

【課題】複数層の埋め込み配線を有する半導体集積回路装置において、埋め込み配線と底部にて接続するプラグとその埋め込み配線との界面でのストレスマイグレーションによる導通不良を防ぐ。
【解決手段】たとえば、Ｃｕ配線３３Ｗの幅が約０．９μｍ以上かつ約１．４４μｍ未満であり、Ｃｕ配線４３の幅およびプラグ４３Ｐの径が約０．１８μｍである場合において、Ｃｕ配線３３Ｗ上にてＣｕ配線３３ＷとＣｕ配線４３とを電気的に接続するプラグ４３Ｐを２個以上配置する。 （もっと読む）

【課題】複数列のゲート電極を備える半導体装置におけるトランジスタ特性のばらつきを低減する。
【解決手段】半導体基板７０の上部にゲート長方向に並んで複数列に設けられたゲート電極１０と、複数列のゲート電極１０と同層に設けられてこれらを互いに電気的に接続するゲート接続部３０と、を備え、ゲート接続部３０が、複数列のゲート電極１０のうち最も端に位置するゲート電極１０ｂよりもゲート長方向の外側に突出する突出部３２を有することを特徴とする半導体装置１００。 （もっと読む）

【課題】配線層の絶縁膜としてＬｏｗ−ｋ膜を用いる半導体装置であって、Ｓｉ基板を貫通するコンタクトホールを形成する際に起こりうる、Ｌｏｗ−ｋ膜の加工ダメージが防止された半導体装置を提供する。
【解決手段】互いに向かい合う第１の面及び第２の面を有する半導体基板１の第１の面側に回路構成要素を形成する。その上に第1の絶縁膜６を形成し、この中に、回路構成要素と電気的に接続されるコンタクトプラグ７を形成し、半導体基板中に基板貫通コンタクトプラグ１７を形成する。第1の絶縁膜上に比誘電率が３．５以下の第2の絶縁膜１１を形成し、第2の絶縁膜中に基板貫通コンタクトプラグ及びコンタクトプラグに接続された配線層１６を形成する。第１の面側に配線層と電気的に接続された、第１の電極３３を形成し、第２の面側に、コンタクトプラグと電気的に接続された、第２の電極４３を形成する。 （もっと読む）

【課題】この発明は、薄膜抵抗体を水分から保護することができる配線コンタクト構造を備えた半導体装置を提供することを目的とする。
【解決手段】半導体基板２上の薄膜抵抗体１０を覆うように、中間金属層１２を設ける。中間金属層１２を覆うように絶縁膜１４、１６を積層するとともに、中間金属層１２の一部を露出させるべく絶縁膜１４、１６に径Ｌ_１のコンタクトホールを設ける。コンタクトホールを介して配線１８と中間金属層１２を接続し、最終的にパッシベーション膜４０で配線１８を覆う。中間金属層１２に接する絶縁膜１４は、上層に位置する絶縁膜１６よりも耐湿性の高い膜にする。 （もっと読む）

【課題】複数の導電層を電気的に接続するコンタクト部の近傍におけるリーク電流を効果的に抑制可能な半導体装置を提供する。
【解決手段】半導体基板１の主表面に形成され、低濃度不純物領域５ｂと高濃度不純物領域５ａとを有する不純物領域と、低濃度不純物領域５ｂと隣り合う位置の上記主表面上に形成されたゲート電極４と、ゲート電極４の一方の側壁上に形成されたサイドウォール絶縁膜１２ａ，１２ｂと、低濃度不純物領域５ｂ上からゲート電極４の他方の側壁上に延在し高さの低いサイドウォール絶縁膜１２ａ，１２ｂと、この高さの低いサイドウォール絶縁膜１２ａ，１２ｂと低濃度不純物領域５ｂとを覆いゲート電極４の他方の側壁に達するシリコン窒化膜９ａと、シリコン窒化膜９ａを覆うように形成され上記不純物領域とゲート電極４との双方と電気的に接続されたプラグ１１とを備える。 （もっと読む）

【課題】矩形状断面のコンタクトホールを有し、コンタクト抵抗を低減させて電気的特性に優れた半導体装置を提供する。
【解決手段】半導体基板と、少なくとも前記半導体基板の主面上において形成された絶縁層とを具え、前記絶縁層には、その厚さ方向に貫通し、前記半導体基板の前記主面上に到達するようにしてコンタクトホールが形成され、前記コンタクトホールの、前記半導体基板の前記主面と略平行な方向に沿って切った断面が、矩形状となるようにして半導体装置を構成する。 （もっと読む）