【課題】下地段差を考慮したリソグラフィマージンを確保しつつ、高集積度と歩留り向上との両立を図ることを可能とした、半導体装置およびその製造方法を提供する。
【解決手段】ＣＭＰ後の層間絶縁膜ＩＤ１１が、第１面ＳＦ１１とこの第１面ＳＦ１１よりも基板側に位置する第２面ＳＦ１２を有し、第１面ＳＦ１１に形成される第１ホールＣＨ１１の最上部の径（Ｄ１１ｄ）が、第２面ＳＦ１２に形成される第２ホールＣＨ１２の最上部の径（Ｄ１２ｄ）よりも大きく設けられる。 （もっと読む）

【課題】 貫通電極を有する半導体装置において、半導体装置の信頼性及び歩留まりの向上を図る。
【解決手段】 半導体基板１０をエッチングして、半導体基板１０の裏面からパッド電極１２に到達するビアホール１６を形成する。ここで、上記エッチングは、ビアホール１６の底部の開口径Ａが、パッド電極１２の平面的な幅Ｃよりも大きく、また前記ビアホール１６の深さの途中における開口径Ｂが、前記幅Ｃ及び前記開口径Ａよりも小さくなるようなエッチング条件により行われる。次に、ビアホール１６の底部でパッド電極１２を露出する第２の絶縁膜１７を、当該ビアホール１６を含む半導体基板１０の裏面上に形成する。次に、ビアホール１６の底部で露出されたパッド電極１２と電気的に接続された貫通電極２０及び配線層２１を形成する。さらに、保護層２２、導電端子２３を形成する。最後に、ダイシングにより半導体基板１０を半導体チップ１０Ａに切断分離する。 （もっと読む）

【課題】小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供する。
【解決手段】ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離だけ離間させるために、配線４下にて等間隔で配置されているプラグ６のうち、プラグ５（５Ａ）と十分離間していない配置位置６Ａに配置されるプラグ６のみを平面レイアウトの設計時に消去する。 （もっと読む）

【課題】絶縁層を厚くして電極間の寄生容量を低く抑えることができ、かつ、当該絶縁層に精度良く開口部を形成して作製される小型の半導体装置、その半導体装置の製造方法、及びその半導体装置を含むパワーモジュールを提供する。
【解決手段】セル１６０は、基板１０４と、基板１０４上に形成されるドレイン電極１８０、ソース電極１８２、及びゲート電極１８４と、基板１０４及び各電極上に形成され、ドレイン電極１８０の表面を露出する開口部２２０が形成された絶縁層１４２とを含む。開口部２２０は、ドレイン電極１８０の表面から絶縁層１４２の表面に向かってその径を広げながら所定高さまで立上がる壁面２２２と、基板１０４の表面から当該所定高さで基板１０４の表面に平行となった踊り場状の平坦面２２４と、平坦面２２４から絶縁層１４２の表面に向かってその径を広げながら立ち上がる壁面２２６とを有する。 （もっと読む）

【課題】パッド領域における内部応力発生時にその応力が接続孔に偏って集中することを防止し、それに起因する配線機能の劣化を回避することを可能とするとともに、格子状の配線をＣＭＰの対象面としたとき、ＣＭＰ時のディッシング量及びエロージョン量を低減させる。
【解決手段】パッド領域内において低誘電率絶縁膜に形成された第１の接続孔の占有密度が、素子領域における前記第２の接続孔の占有密度よりも高く、パッド領域における前記低誘電率絶縁膜の上方に、前記素子領域と外部とを電気的に接続するための格子状の配線が形成される。格子状の配線は、パッド領域における低誘電率絶縁膜の上方にさらに形成された低誘電率絶縁膜に格子状の配線溝パターンが形成され、当該配線溝パターン内に配線材料を埋め込むことにより形成された配線である。また、第１の接続孔及び格子状の配線はデュアルダマシン法によって形成される。 （もっと読む）

【課題】多層配線の形成後に、熱履歴に起因するビア不良を検出するビア不良検出構造を提供する。
【解決手段】 ビア不良検出構造は、半導体基板上の第１配線、前記第１配線の上方に位置する第２配線、及び前記第１配線と第２配線を電気的に接続する第１ビアを含むビアチェーン（１５）と、前記ビアチェーンの一端側に接続される検査領域（Ｃ）と、前記ビアチェーンを、前記半導体基板と電気的に接続するコンタクト領域（Ｂ）と、を含み、前記検査領域は、前記ビアチェーンの一端側から引き出され、前記第１配線よりも大きなサイズの引き出し配線（２２Ｃ、２３Ｃ、２４Ｃ）が前記ビアチェーンの第２配線よりも上層まで積層された多層引き出し配線と、前記多層引き出し配線を各層間で接続する引き出し配線ビア（３２、３３）とを含む。 （もっと読む）

【課題】半導体チップ内の回路の破損等により流れる過剰電流を遮断して、半導体チップの発熱を防止することができる半導体装置を提供する。
【解決手段】本発明の実施の形態に係る半導体装置は、半導体装置を形成する能動素子と、外部接続端子とを電気的に接続する配線を具備し、前記配線内に配置され、前記配線の配線抵抗よりも高抵抗の高抵抗配線領域を有し、前記高抵抗配線領域は過電流に対して溶断するヒューズ機能をもつ半導体装置である。 （もっと読む）

【課題】多層構造を有する大小の電極パッドが混在した半導体装置において、プラグ形成の際の開孔不良を防止することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に第１の絶縁膜を形成する。第１の絶縁膜上の大面積電極パッドを形成すべき第１領域および小面積電極パッドを形成すべき第２領域に属する各領域に導電膜を堆積して下層電極パッド層を形成する。下層電極パッド層の上に第２の絶縁膜を形成し、第２の絶縁膜上の第１および第２領域に属する各領域に複数の開口部を有するレジストマスクを形成する。第２の絶縁膜のレジストマスクの開口部において露出した部分に対してエッチング処理を施して、第２の絶縁膜を貫通する貫通孔を形成する。第２の絶縁膜上の第１および第２領域に属する各領域に貫通孔を埋め込むように導電膜を堆積させて導電性プラグおよび上層電極パッド層を形成する。レジストマスクを形成する工程において第１領域に形成されるレジストマスクは、第２領域に形成されるレジストマスクよりも開口部の形成間隔が広い。 （もっと読む）

【課題】半導体チップの基板を貫通するプラグにおいて、微細になるとプラグに接続する電極との接続抵抗が大きくなる、またリーク電流が大きくなる、あるいは絶縁破壊やストレスマイグレーションが生じる、という問題があった。これらの問題の生じにくい貫通プラグの製造方法を提供する。
【解決手段】半導体基板１００の表面に設けられた電極パッド４００と、基板裏面に設けられた接続電極３８０とを電気的に接続する貫通プラグ３５０の端部が、電極パッドおよび接続電極に部分的に食い込んだ構造とする。および、半導体基板から貫通プラグを絶縁する絶縁分離部２１０が、半導体基板表面側の絶縁膜２０５に部分的に食い込んだ構造とする。 （もっと読む）

【課題】上層の配線と下層の配線とを接続するプラグに流れる電流を効率的に分散させ、エレクトロマイグレーション耐性に優れた半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１の配線３１と、第１の配線３１とは異なる配線層に形成され、第１の配線３１よりも線幅が太い第２の配線３２と、第１の配線３１と第２の配線３２とが互いに重なりあって同一方向に延びる領域に形成され、第１の配線３１と第２の配線３２とを電気的に接続する第１のプラグ５１及び第２のプラグ５２とを備えている。第１のプラグ５１は、第２のプラグ５２よりも底面積が大きく且つ第２のプラグ５２よりも第１の配線３１の末端側に形成されている。 （もっと読む）

【課題】基板厚みを精度よく測定する。
【解決手段】基板１０を準備する工程と、基板の第１主面１０ａ上に、複数の開口部を有しているマスクパターンを設ける工程と、第１主面から基板の厚み方向に沿って延在しており、予め設定されている互いに異なる深さであるか又は異なる深さであって同一の深さであるものを一部含んでいてもよい複数の穴部１４を形成する工程と、第２主面１０ｂ側から研削して薄厚化する工程と、研削された第２主面側の露出面に開口した穴部を判別し、少なくとも１つの開口した穴部に設定されていた深さに基づいて、基板の研削後の厚みを決定する工程とを含む。 （もっと読む）

【課題】多層配線に挟まれたある層の層間絶縁膜が厚薄各部分を有し、容易に製造することができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１領域と第２領域を有する半導体基板と、第１領域の半導体基板上方に配置されたＭＴＪと、ＭＴＪを覆うように配置され、第２領域上方よりも第１領域上方の膜厚が薄い絶縁膜と、絶縁膜中に配置され、ＭＴＪと電気的に接続された導電膜と、第１領域上方の絶縁膜上方に形成され、導電膜と電気的に接続されたビット線と、第２領域上方の絶縁膜上方に形成された配線と、を備える。 （もっと読む）

【課題】めっき膜の平坦性を保ちつつ、太幅配線におけるめっき膜の膜質を良好に保つ。
【解決手段】細幅凹部と太幅凹部とをめっき膜で埋設する際に、細幅配線をめっき膜で埋設する第１のめっき膜成長ステップ（Ｓ１０２）および太幅配線をめっき膜で埋設する第２のめっき膜成長ステップ（Ｓ１０８）を含み、Ｓ１０２の後、平坦化を促進するために逆バイアスステップで添加剤を除去する処理（Ｓ１０４）を行う場合、逆バイアスステップの後第２のめっき膜成長ステップの前に、第１のめっき膜成長ステップと同じ方向に、第２のめっき膜成長ステップよりも低い電流量で電流を流して、細幅凹部と太幅凹部上にめっき膜を成長させるスローステップ（Ｓ１０６）を挿入する。 （もっと読む）

【課題】配線抵抗およびビア抵抗のばらつきを配線層全体として抑制できる半導体装置およびその製造方法を提供する。
【解決手段】ビア深さＢＤＥの深い第１のビアホールＶＨ内の導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗は、ビア深さＢＤＥの浅い第２のビアホールＶＨ内の導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。 （もっと読む）

【課題】 接続不良の発生や配線層へのダメージの付与を防止することができ、歩留まり良く信頼性の高い接続状態を実現することが可能な配線構造及び表示装置を提供する。
【解決手段】 基板上に形成された配線の幅広部分（配線部２２）において、配線上に形成された絶縁膜２３に設けられたコンタクトホールを介して外部接続用の接続パッド（例えばＯＬＢパッド４）との電気的接続が図られてなる配線構造である。配線を覆う絶縁膜２３が塗布方式により形成された絶縁膜２３であり、幅広の配線部２２においては、周辺領域にのみコンタクトホール２６が形成されている。あるいは、幅広の配線部２２の周辺領域に形成されたコンタクトホール２６の開口寸法が、内部領域に形成されたコンタクトホール２８，２９の開口寸法よりも小となるように形成してもよい。 （もっと読む）

【課題】 エレクトロマイグレーション対応の高性能ＦＥＴレイアウトを提供する。
【解決手段】 電気コンタクト構造体が、その長さに沿って電流を分配する。電気コンタクト構造体は、ｎ個の金属レベル上の複数のｎ個の金属矩形部を含む。１つの金属レベル上の矩形部の幅は、真下の金属レベル上の矩形部の幅と少なくとも同じ広さであり、かつ、これを垂直方向に覆う。１つの金属レベル上の矩形部の長さは、真下の金属レベル上の矩形部より短く、かつ、これと第１の端部において実質的に位置合わせされる。矩形部の第１の端部は実質的に位置合わせされる。本発明の例示的なＦＥＴトランジスタの構造部は、ソース及びドレイン端子、電気コンタクト構造体、両端部でゲート矩形部を接続するマルチレベルの金属リング、及び最小のものより広いゲート間間隔である。本発明は、例えば、エレクトロマイグレーション対応の高性能トランジスタに有用である。 （もっと読む）

【課題】所定の配線層に形成されたＣＭＰ用のダミーパターンを有効に活用して、電源強化等の機能を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上部の配線層Ｍ２に形成されたダミーパターン２４と、配線層Ｍ２と積層方向で対向する配線層Ｍ３に形成され所定の固定電位（電源電圧／グランド）が供給される固定電位用配線３０、３１、３２と、ダミーパターン２４と固定電位用配線３０、３１、３２とを電気的に接続するビア４０とを備えて構成される。 （もっと読む）

【課題】コンタクト歩留を向上させる、スタックドコンタクト構造を有する半導体装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１はビット線コンタクトの中央部に配置され、上層の第２のコンタクト開口部ＣＨ２ａはビット線コンタクトの左部に配置され、その中心位置がビット線コンタクトの中心位置に対して第２のコンタクト開口部ＣＨ２ａのズレ量だけ左方向に配置され、上層の第３のコンタクト開口部ＣＨ２ｂはビット線コンタクトの右部に配置され、その中心位置がビット線コンタクトの中心位置に対して第３のコンタクト開口部ＣＨ２ｂのズレ量だけ右方向に配置される。 （もっと読む）

【課題】ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑える。
【解決手段】半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層２ａ〜２ｃとを有する。配線層２ａ，２ｂの間にダミービア１１が形成されており、配線層２ｂにダミービア１１と接続されたダミー配線１２が形成されている。ダミー配線１２は、スタックビア構造２０の配線層２ｂに形成された中間配線２４よりも、突き出し量が小さい。 （もっと読む）

【課題】低抵抗でかつ信頼性の高いコンタクトプラグを有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、コンタクトホール１０３が設けられた半導体基板１００上に絶縁膜１０２を形成する工程と、基板全面上に第１の導電膜１０４を形成する工程と、第１の導電膜１０４上に窒化金属膜１０６を形成する工程と、窒化金属膜１０６上にコンタクトホール１０３を埋める第２の導電膜１０７を形成する工程と、第２の導電膜１０７、窒化金属膜１０６、および第１の導電膜１０４の一部を除去することで、コンタクトプラグ１０９を形成する工程（ｅ）とを備える。（コンタクトホールの底面上に設けられた窒化金属膜の膜厚）／（コンタクトホールの底面上に設けられた第１の導電膜の膜厚）の値は０．８より大きく２．５より小さい。 （もっと読む）