【課題】異なる配線層内に設けられた配線同士をコンタクト部を介して接続する際に、コンタクト部の特定の部分への電流集中を回避しうる構造を提供する。
【解決手段】半導体装置は、下層配線２と、配線部分３２、及び配線部分３２より配線幅の広い第１の幅広部２２を有する上層配線１と、下層配線２と第１の幅広部２２とを接続するコンタクト部３が配置されたコンタクト形成部２６とを備えている。コンタクト形成部２６は、第１の幅広部２２の配線幅方向に平行な方向の長さＬ１が第１の幅広部２２の配線長方向に平行な方向の長さＬ２よりも長い平面形状を有する。 （もっと読む）

【課題】チップ面積の縮小を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、半導体基板上に形成された絶縁膜３と、絶縁膜中に形成され、第１の端子１０１と第２の端子１０２との間に接続されたインダクタ４と、を備える。インダクタは、半導体基板の基板面に平行な第１の方向Ｘに延びるように、絶縁膜中に配置され、第１の端子に一方の端部が電気的に接続された第１のメタル配線層４ａと、絶縁膜中、基板面に垂直な第２の方向Ｙに延びて配置され、第１のメタル配線層の他方の端部に上部が接続された第１のビア配線４ｂと、絶縁膜中、第１の方向に延びるように、第１のメタル配線層の下方に第１のメタル配線層と対向して配置され、第１のメタル配線層と同じ長さを有し、第１のビア配線の下部に一方の端部が接続され、第２の端子に他方の端部が電気的に接続された第２のメタル配線層４ｃと、を含む。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。また、該薄膜トランジスタの作製方法を提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層より導電率の高いバッファ層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層を介して電気的に接続されるように薄膜トランジスタを形成する。また、バッファ層に逆スパッタ処理及び窒素雰囲気下での熱処理を行うことにより、酸化物半導体層より導電率の高いバッファ層を形成する。 （もっと読む）

【課題】 Ｃ４ボール内の均一な電流密度のための金属配線構造体を提供する。
【解決手段】 １つの実施形態において、金属構造体のサブパッド・アセンブリが、金属パッドの直下に配置される。サブパッド・アセンブリは、金属パッドに当接する上位レベル金属ライン構造体と、上位レベル金属ライン構造体とその下方に配置された下位レベル金属ライン構造体との間の電気的接続をもたらす一組の金属ビアとを含む。別の実施形態において、Ｃ４ボールの信頼性は、Ｃ４ボール内部の均一な電流密度分布を助長するように分割及び分布させた一組の統合された金属ビアを有する金属パッド構造体を用いることによって高められる。複数の金属ビアの断面積の面密度は、金属パッドの中央部分において金属パッドの平担部分の周縁部分よりも高い。 （もっと読む）

【課題】高信頼性の貫通電極を有する半導体基板と半導体基板の製造方法を提供することを目的とする。
【解決手段】第１絶縁層（２）を介して第１配線層（３）が形成され、貫通孔（４）の内周に第２配線層（５）を形成し、貫通孔（４）は、第１の開口部（４ａ）と、第１の開口部（４ａ）よりも開口面積が小さい第２の開口部（４ｂ）で形成され、第２の開口部（４ｂ）に第３配線層（１０３ａ）を形成するとともに、第３配線層（１０３ａ）を第１の開口部（４ａ）よりも先に形成することを特徴とする。 （もっと読む）

【課題】配線間の抵抗値を低減させる、クロスポイント型メモリセルを積層した多層構造の半導体記憶装置を提供する。
【解決手段】半導体基板１と、互いに交差する第１の配線ＷＬ及び第２の配線ＢＬ並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有する１または複数のセルアレイ層ＭＡと、セルアレイ層ＭＡよりも下層の第１配線層Ｍ１に形成された第３の配線１１と、セルアレイ層ＭＡよりも上層の第２配線層Ｍ２に形成された第４の配線１２と、第３の配線１１及び第４の配線１４を接続する積層方向に延びるコンタクト１４１〜１４４とを有する。第１配線層Ｍ１と第２配線層Ｍ２の間には、冗長配線層が形成される。冗長配線層には冗長配線１３１〜１３３が形成され、第３の配線１１と冗長配線１３１〜１３３との間及び第４の配線１２と冗長配線１３１〜１３３との間は、複数のコンタクト１４１〜１４４により接続される。 （もっと読む）

【課題】 半導体素子のサイズを大きくすることなく、プロービング試験の際にボンディング領域に針跡が到達していないかどうかを容易に確認することができる構造を備えた半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板上に設けられた第１の金属層２６と、前記第１の金属層２６上に設けられた絶縁層３０と、前記絶縁層３０上に設けられ、外部に露出した電極パッド面３３ａ、３３ｂを有する第２の金属層３３と、を含み、前記第２の金属層３３及び前記絶縁層３０に、凹部３１が形成されており、前記絶縁層３０の前記凹部３１内に、前記第２の金属層３３が設けられていることを特徴とする。 （もっと読む）

【課題】高信頼性の貫通電極を有する半導体基板を提供することを目的とする。
【解決手段】第１の開口部（４ａ）の内周と第２の開口部（４ｂ）の間に位置する前記第１絶縁層（２）の面に凹部（６）が形成され、第２配線層（５）が、第１の開口部（４ａ）の内周面と凹部（６）および第２の開口部（４ｂ）を経て第１の配線層（３）に電気接続されていることを特徴とする。 （もっと読む）

【課題】コンタクト抵抗を低くし、かつ半導体装置が大型化することを抑制する。
【解決手段】能動素子は、第１電極２１０（ゲート電極）及び第２電極２２０（拡散層領域）を有している。ゲート電極２１０の表面には第１金属化合物層２１２（シリサイド層）が形成されており、拡散層領域２２０の表面には第２金属化合物層２２２（シリサイド層）が形成されている。ゲート電極２１０には第１コンタクト３１０が接続しており、拡散層領域２２０には第２コンタクト３２０が接続している。第１コンタクト３１０は、基板２００に平行な方向の断面形状が長方形又は楕円であり、かつ下端が第１金属化合物層２１２に入り込んでいるが、突き抜けていない。第２コンタクト３２０は、基板２００に平行な方向の断面形状が円である。 （もっと読む）

【課題】開口面積の広いガードリング（ＧＲ）や開口面積の小さいビアホール（Ｖｉａ）を同時に且つ均等深さにエッチングすることができるプラズマエッチング方法を提供する。
【解決手段】プラズマエッチング装置のサセプタ１６に印加される第２の高周波電力を、ウエハＷのＬｏｗ−ｋ膜又はフォトレジスト膜にデポが堆積する第１のパワーと、ウエハＷのＬｏｗ−ｋ膜をエッチングする第２のパワーとの間でパワー変調させると共に、第２の高周波電力を変調する際のデューティー比（第２のパワー時間／１周期全体の時間）を２５〜８０％、好ましくは２５〜５０％としてウエハＷのＬｏｗ−ｋ膜をエッチングする。 （もっと読む）

【課題】手間を要さずに回路部のテストを行うことができ、スクライブ領域の有効活用を図ることができ、半導体チップを安定的に製造することができ、非接触で外部との通信を行うことができる半導体装置を提供する。
【解決手段】半導体装置１は、半導体チップ形成領域１４Ｂと、半導体チップ形成領域１４Ｂ間に位置するスクライブ領域１４Ａとが形成された半導体ウェハ１１と、半導体ウェハ１１上に設けられた複数の半導体チップの回路部１２と、各半導体チップ形成領域１４Ｂ内に設けられ、各回路部１２に電気的に接続される複数の第一の導電層１３と、第一の導電層１３同士をスクライブ領域１４Ａの一部をまたいで電気的に接続する第一の接続部１５とを有する。第一の導電層１３および第一の接続部１５のいずれか一方に、外部電源供給用あるいは接地用のパッド１６が接続される。半導体装置１は、回路部１２に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部Ｔを有する。 （もっと読む）

【課題】ＳＯＩ（セミコンダクタ・オン・インシュレータ）基板内の底部半導体層からの半導体デバイスについて強化された信号分離を可能とする半導体構造、これを製造する方法、およびこれを操作する方法を提供する。
【解決手段】底部半導体層１０と反対の導電性タイプを有するドープ接点領域１８は底部半導体層１０内の埋め込み絶縁体層２０の下に設ける。少なくとも１つの導電ビア構造４７，７７は、相互接続レベル金属ライン９４から、中間工程（ＭＯＬ）誘電体層８０、最上部半導体層３０内の浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、ドープ接点領域１８まで延びる構造とする。 （もっと読む）

【課題】ゲート電極とのコンタクトのためのコンタクトホールの形成時に、ゲート電極が深く掘り下げられることを防止できる半導体装置を提供すること。
【解決手段】ゲートトレンチ６を有するエピタキシャル層３に、ボディ領域５、ドレイン領域４、ソース領域９およびボディコンタクト領域１０を形成する。ゲートトレンチ６には、ゲート電極８を埋設する。エピタキシャル層３には、層間絶縁膜１１を積層する。ゲート電極８と層間絶縁膜１１との間には、エピタキシャル層３とはエッチングレートの異なる材料からなるエッチングストッパ層１４を介在させる。そして、エッチングにより、ゲート電極８およびボディコンタクト領域１０それぞれとのコンタクトのための、ゲートコンタクトホール１３およびソースコンタクトホール１５を同時に形成する。ゲートコンタクトホール１３は、平面視でエッチングストッパ層１４と重なるように形成する。 （もっと読む）

【課題】 高抵抗である透明電極から低抵抗配線にコンタクトする場合のコンタクトホールにおいて、電力損失を低減しつつ、狭額縁化を図ることを目的とする。
【解決手段】 表示装置において、基板上に少なくとも薄膜トランジスタ、平坦化膜及び複数の発光素子が形成されており、発光素子には、少なくとも発光層と、第１の電極及び第２の電極を有している。この第１の電極と、第１電極よりも抵抗値の低い配線（ＧＮＤ配線又は電源配線）とを接続させるために、表示領域よりも外側の平坦化膜には複数の第１のコンタクトホール及び複数の第２のコンタクトホールが設けられており、第２のコンタクトホールは、表示領域から第１のコンタクトホールまでの距離に比べて遠距離に配置され、かつ第１のコンタクトホールよりも開口面積が小さい。 （もっと読む）

【課題】薄膜トランジスタの電気特性の信頼性を高めることが可能な薄膜トランジスタ及びその作製方法を提供する。また、画質を向上させることが可能な表示装置及びその作製方法を提供する。
【解決手段】また、ゲート電極と、ゲート電極上に形成されるゲート絶縁層と、ゲート電極に重畳し、且つゲート絶縁層上に形成される酸化物半導体層と、ゲート絶縁層及び酸化物半導体層上に形成される配線と、酸化物半導体層及び配線に接する有機樹脂層とを有する薄膜トランジスタである。 （もっと読む）

【課題】電極パッドのダメージを低減し、高信頼性の貫通電極を提供することを目的とする。
【解決手段】工程（ａ）〜（ｃ）では、基板（１）の他方の面から電極パッド（５）に達する孔（１ａｂ）を形成し、工程（ｄ）では、孔（１ａｂ）の内側に一端が電極パッド（５）に接触し他端が基板（１）の他方の面に達する導電経路（２）を形成し、工程（ｅ）では、基板（１）をエッチングして導電経路（２）の周囲に凹部（１ｃ）を形成し、更に凹部（１ｃ）の内側で導電経路（２）の周面に絶縁膜を形成する。 （もっと読む）

【課題】製造ばらつきに関わらず、切断箇所を制御できる構成の電気ヒューズを得る。
【解決手段】半導体装置は、基板（不図示）に形成された電気ヒューズ１００を含む。電気ヒューズ１００は、一端側に設けられた第１の配線１１２と、第１の配線１１２とは異なる層に形成された第２の配線１２２と、第１の配線１１２と第２の配線１２２と接触してこれらを接続する第１のビア１３０と、他端側に設けられ、第１の配線１１２と同層に第１の配線１１２から離間して形成された第３の配線１４２と、第３の配線１４２と第２の配線１２２と接触してこれらを接続し、第１のビア１３０よりも抵抗が低くなるよう構成された第２のビア１３２と、を含み、切断時に電気ヒューズ１００を構成する導電体が外方に流出してなる流出部が形成されて切断される。 （もっと読む）

【課題】従来の透過型液晶パネル向け半導体装置を小型化し、マイクロディスプレイを実現しようとするとき、半導体装置と透明電極とを接続するビアホールの径が縮小するため、接触抵抗が高くなるという問題があった。また、接触抵抗低減のために、半導体装置と透明電極との間に中間金属層を設けると、画素の開口率が低下し、画面が暗くなるという課題があった。
【解決手段】本発明の半導体装置は、半導体装置と透明電極との間に設ける中間金属層に切欠部を有する。この切欠部により、中間金属層の側面の面積を拡大し、透明電極との接触面積を従来よりも大きくすることができる。また、中間金属層の側面部面積を利用するため、画素表面に対する投影面積を小さく設定でき、画素の開口率を大きくすることができる。このため、十分な明るさをもつ、超小型のマイクロディスプレイを提供できる。 （もっと読む）

【課題】タングステン埋め込み配線に接続される信頼性の高いタングステンコンタクトを有する半導体装置を提供する。
【解決手段】半導体基板の主面上の第１層１１に配設されるとともに、貫通孔を有し、タングステンを主成分とする第１配線１２と、一端部１３ａが貫通孔を通って第１配線１２の底面に至るとともに、バリアメタル１４を介して貫通孔の側面１２ｂに接触し、他端部１３ｂが層間絶縁膜１５を挟んで第１層１１の上方の第２層１６に配設された第２配線１７に接続されたタングステンを主成分とする接続導体１３と、を具備する。 （もっと読む）

【課題】素子特性を劣化させることなく、貫通電極を有する３次元構造の半導体装置を実現することのできる技術を提供する。
【解決手段】半導体基板１Ｓの主裏面間を貫通する貫通電極８と、その貫通電極８を分離する貫通分離部１０とが同一位置に設けられており、半導体基板１Ｓに、貫通分離部形成用の絶縁トレンチ部を形成した後、活性領域に半導体素子（ＭＩＳ・ＦＥＴ（Ｑ））を形成し、さらにその後、貫通電極形成用の導通トレンチ部を形成する。 （もっと読む）