【課題】表面疎水化方法によって、表面疎水化処理が施された層を含む半導体装置およびその製造方法を提供する。
【解決手段】基板１０の上方に絶縁膜２０が形成され、絶縁膜２０に反応性イオンエッチングなどにより凹部２２が設けられる。凹部２２の内壁２２ａにはダメージが生じるため、凹部２２の内壁２２ａには疎水性膜２４が形成される。表面疎水化方法は、（Ａ）ジアセトキシメチルシランを層の表面に接触させた後、（Ｂ）非プロトン系溶媒を前記表面に接触させる工程と、前記層を加熱する工程と、を含む。 （もっと読む）

【課題】 微細なパターン形成方法を提供する。
【解決手段】 シリコン基板１１上にＴＥＯＳ膜１２、ポリシリコン膜１３を順に形成する工程と、ＴＥＯＳ膜１２上にレジスト膜１４をパターニングして第１のパターン１５を形成する工程と、第１のパターン１５をエッチングしてライン幅を細くする工程と、得られた第１のパターン１６をマスクとしてポリシリコン膜１３をエッチングして第２のパターン１７を形成する工程と、第２のパターン１７を被覆するように基板１１全面に所定の厚さのＢＳＧ膜１８を形成する工程と、第２のパターン１７のライン間の隙間にポリシリコン膜１９を埋め込む工程と、ポリシリコン膜１９の両側のＢＳＧ膜１８およびＴＥＯＳ膜１２をエッチングして第３のパターン２０を形成する工程と、を具備する。 （もっと読む）

【課題】本発明の目的は、例えば、表示装置において、表示ムラを低減することのできる電子デバイス用基板、かかる電子デバイス用基板の製造方法、かかる電子デバイス用基板を備える表示装置および信頼性の高い電子機器を提供すること。
【解決手段】
本発明の電子デバイス用基板は、基板と、この基板上に設けられたスイッチング素子と、このスイッチング素子を覆い、前記スイッチング素子の端子（接続部３５４）に到達するコンタクトホール３６１が設けられた層間絶縁膜３６０と、層間絶縁膜３６０上に設けられた画素電極２２３と、画素電極２２３に連続して、コンタクトホール３６１の内面および接続部３５４の表面に、気相プロセスにより形成された導電膜３７１と、コンタクトホール３６１の導電膜３７１内側の空間３６２を埋めるように充填された充填材料３７２とで構成される電気接続部３７０とを有するものである。 （もっと読む）

集積回路（100）の異なる大きさの構造を、二つの別個に形成されたパターン（177）および（230）をあわせることによって形成したマスクを用いた基板（110）のエッチングで構成する。第一のパターン（177）の比較的小さい構造（175）を形成するためにピッチマルチプリケーションを用い、第二のパターン（230）の比較的大きな構造を形成するために従来のフォトリソグラフィーを用いる。フォトレジストをパターン化して、その後、そのパターンをアモルファスカーボン層にエッチングするによって、ピッチマルチプリケーションを行う。その後、側壁のスペーサー（175）をアモルファスカーボンの側壁に形成する。そのアモルファスカーボンを除去し、第一のマスクパターン（177）を決定する側壁のスペーサー（175）を残す。その後、平らな表面を形成するために、スペーサー（175）の周辺に底部減反射コーティング（BARC）を付着し、BARCの上にフォトレジスト層を形成する。次に、フォトレジストを、第二のパターン（230）を形成するために、従来のフォトリソグラフィーによってパターン化し、その後、第二のパターン（230）をBARCへ転写する。第一のパターン（177）と第二のパターン（230）から作った、組み合わせたパターン（177、230）を内在するアモルファスシリコン層（150）に転写し、BARCおよびフォトレジスト物質を除去するために、パターンから炭素の除去を行う。その後、組み合わせたパターン（177、230）は酸化ケイ素層（155）に転写され、それからアモルファスカーボンマスク層（160）に転写される。その後、異なる大きさの構造を有する組み合わせたマスクパターン（177、230）を、アモルファスカーボンハードマスク層（160）を通して内在する基板（110）へとエッチングする。 （もっと読む）

【課題】 金属エッチング処理工程は、有機マスキング層溶媒を用いることを省き、プラズマ金属エッチング工程の後に絶縁層６８，８１の一部をエッチングする。
【解決手段】 絶縁層６８，８１のエッチングは、１，２−エタンジオール，フッ化水素およびフッ化アンモニアを含むエッチング溶液を用いて行われる。このエッチング溶液は、絶縁層６８，８１の１００〜９００オングストロームの範囲でエッチングする。このエッチングは、絶縁層６８，８１内の移動イオンの少なくと７５パーセントを除去し、移動イオンの少なくとも９５パーセントを除去しなければならない。このプロセスは、酸フード，酸コンパチブル・スプレー・ツールまたはパドル処理ツールを用いて実施できる。このプロセスは、このプロセスを多くの異なる既存の処理工程に容易に統合できる多くの異なる実施例を含む。同様なプロセスは、レジスト・エッチバック処理工程でも利用できる。 （もっと読む）

【課題】 この発明は、厚膜メタルを堆積した場合に、素子特性の変動、信頼性の低下がなく、基板の反りを矯正できる方法を提供する。
【解決手段】 複数の半導体チップが形成された半導体基板１のダイシングライン２１上に凸部１２が形成され、凸部１２を含み半導体基板１上をメタル層３を形成した後、このメタル層３を覆うレジスト膜４形成し、このレジスト膜４の全面をエッチバックして前記凸部１２上に位置するメタル層３を露出させ、レジスト膜４をマスクとして凸部１２上のメタル層を除去し、ダイシングライン２１上でメタル層３を分離する。 （もっと読む）

【課題】半導体装置及びその製造方法に関し、銅配線上の酸化銅を十分に除去しつつ、水分及びＣｕ拡散防止用の絶縁膜を低誘電率絶縁材料により形成しうる半導体装置及びその製造方法を提供する。
【解決手段】表面に酸化銅膜が形成された銅配線上に、銅に対して拡散バリア性を有するシリコン化合物と、酸化銅を還元する有機化合物とを含む絶縁膜形成用組成物を塗布する工程と、熱処理により、有機化合物によって酸化銅膜を還元して除去するとともに、シリコン化合物を硬化してシリコン化合物よりなる絶縁膜を形成する工程とを有する。 （もっと読む）

【課題】プラズマ酸化および酸化材料の除去
【解決手段】導電層をエッチングする方法は、導電層の少なくとも一部を転換し、導電層の転換部分を実質的に除去し、残存表面を露出させるために、導電層をエッチングすることを含む。残存表面は、約１０ｎｍ未満の平均表面粗さを有する。導電層をエッチングするための方法も開示される。 （もっと読む）

【課題】
微細加工が可能な微細パターン形成方法を提供する。
【解決手段】
パターニングされたマスク層７６の側壁にプラズマ反応生成物を堆積させてマスク層７６のパターン幅を広げる第１工程と，パターン幅が広げられたマスク層７６をマスクとして，第１の被エッチング層７４をエッチングする第２工程と，エッチングされた第１の被エッチング層７４に生じたスペース８０にマスク材８１を埋め込む第３工程と，スペース８０に埋め込まれたマスク材を残して，第１の被エッチング層７４をエッチングする第４工程と，残されたマスク材８１をマスクとして，第２の被エッチング層７２をエッチングする第５工程とを有することを特徴とする，微細パターン形成方法である。 （もっと読む）

【課題】 表面損傷層の除去量の制御を容易に行うことができると共に、配線信頼性の低下を防止することができる電子デバイスの製造方法を提供する。
【解決手段】 ウエハＷの表面に形成されたキャパシタ１０５上に、ＳｉＯＣ系の低誘電率層間絶縁膜材料、若しくは、有機ポリマー系の塗布型低誘電率層間絶縁膜材料からなる低誘電率層間絶縁膜１０６を成膜し（Ａ）、開口部１０７を有するフォトレジスト層１０８を形成し（Ｂ）、低誘電率層間絶縁膜１０６をＲＩＥ処理によってエッチングしてビアホール１０９を加工成形し（Ｃ）、疑似ＳｉＯ_２層１１０によって覆われたビアホール１０９の表面を所定の圧力下においてアンモニアガス、弗化水素ガス及びアルゴンガスから成る混合気体の雰囲気に暴露し（Ｄ）、生成物１１１が生成されたビアホール１０９の表面を所定の温度に加熱する（Ｅ）。 （もっと読む）

【課題】 Ｌｏｗ−ｋ絶縁膜のエッチング時の表面荒れを抑制する。
【解決手段】 下層側のＣｕ配線が形成された層、ＳｉＣ膜１およびＳｉＯＣ膜２の積層構造に対し、ＳｉＯＣ膜２をエッチングしてＳｉＣ膜１に達するビアホール用の開口部５を形成し、開口部５に連通する配線溝６ａ，６ｂを形成した後に、その開口部５の底のＳｉＣ膜１をエッチングしてビアホールを形成する際に、そのビアホールおよび配線溝６ａ，６ｂの表面にエッチング生成物の堆積膜を形成する。この堆積膜によってビアホールおよび配線溝６ａ，６ｂが形成されたＳｉＯＣ膜２のエッチングプラズマに晒された表面を平坦化する。その後は、Ｔａ膜の形成、メッキＣｕの埋め込みを行ってビアおよび上層側のＣｕ配線を形成する。 （もっと読む）

【課題】 インダクタが形成されたＲＦ回路とデジタル回路とを同一チップ上に搭載できるようにする。【解決手段】 シリコン基板１上の素子分離膜２によって分離された領域内にＭＯＳＦＥＴ３が形成されている。ＲＦ回路領域１００には、第１の層間絶縁膜４を貫いてシリコン基板内部に到達する、低誘電率絶縁物が埋設された低誘電率絶縁体ロッド８が複数配置されている。ＲＦ回路領域１００上の層間絶縁膜内には多層配線を利用したインダクタ４０が形成されている。インダクタの磁心及びその周囲には、高透磁率材料と低誘電率材料とが混合された複合材料が埋め込まれた高透磁率分離領域１９が形成されている。
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【課題】 ＣＭＰ処理で発生するスクラッチと研磨量ばらつきを低減した半導体装置の製造方法を提供する。
【解決手段】 基板上に設けられた構造物を覆う第１の絶縁膜を基板上に形成する工程と、第１の絶縁膜上に第２の絶縁膜を形成する工程と、少なくとも第２の絶縁膜を研磨する研磨工程と、研磨した第２の絶縁膜上に第３の絶縁膜を形成する工程と、第２の絶縁膜および第３の絶縁膜の露出面が基板の表面と平行になるように、第２の絶縁膜および第３の絶縁膜の少なくともいずれかを含む残膜に対してエッチングするエッチング工程とを有する。 （もっと読む）

【課題】本発明の目的は、高い密着性および膜強度を有し、かつ優れた特性を発揮する無機酸化物膜を容易かつ安価に形成し得る成膜方法、この無機酸化物膜を備える電子デバイス用基板、信頼性の高い電子デバイスおよび電子機器を提供すること。
【解決手段】本発明の成膜方法は、基板（基材）２上に無機酸化物粒子８１ａを堆積させて、無機酸化物粒子８１ａの集合物８１を膜状に形成する第１の工程と、無機酸化物粒子８１ａを溶解し得る溶剤８２ａを集合物８１に供給し、無機酸化物粒子８１ａの表面を溶解させ、無機酸化物粒子８１ａの溶解物で無機酸化物粒子８１ａ同士の間を充填または無機酸化物粒子８１ａの表面を被覆する第２の工程と、溶解物を析出させた析出物８２ｂで、集合物８１を安定化する第３の工程とを有するものである。また、第３の工程の後、析出物８２ｂを酸化物８２ｃに変化させる処理を施す第４の工程を有するのが好ましい。 （もっと読む）

本発明の実施形態は、概して、基板のエッチング方法を提供する。一実施形態において、本方法は、基板へのエッチング副生成物の均一な堆積速度に対応する基板温度ターゲットプロファイルを求める工程と、基板支持体の第２部位に対して基板支持体の第１部位の温度を優先的に調節することにより基板上でこの基板温度ターゲットプロファイルを実現する工程と、優先的に調節された基板支持体上で基板をエッチングする工程とを含む。別の実施形態において、本方法はその内部での種の分布が選択可能であり、横方向の温度制御が可能な基板支持体を有する処理チャンバ内に基板を設置し、ここで基板支持体によりもたらされた温度プロファイルと種の分布の選択が制御パラメータセットを構成している工程と、それぞれ異なる制御パラメータセットを用いて第１材料層と第２材料層をエッチングする工程を含む。

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【課題】表面を含む層の密度を上昇させることなく、表面のダメージをより簡便にかつ効率よく修復することができ、かつ腐食性副生成物が発生することがない表面疎水化用組成物、表面疎水化方法、ならびに半導体装置およびその製造方法を提供する。
【解決手段】表面疎水化用組成物は、（Ａ）ジアセトキシメチルシラン０．１〜１０重量％と、（Ｂ）非プロトン性溶媒とを含む。表面疎水化の方法は、前記表面疎水化用組成物を層の表面に接触させた状態で、該層を加熱することにより疎水成膜２４を形成する工程を含む。 （もっと読む）

【解決手段】 本発明は、成膜、エッチング、あるいは、表面変質等のプラズマを用いたプロセスの際、Ｘｅを含むガスを用いて行うことを特徴とする。
【課題】 本発明は、基板、あるいは、新たに基板上に堆積・形成する膜および基板の中に、イオン照射に起因して導入される欠陥を劇的に減少させるプラズマプロセス方法を提供することを目的とする。 （もっと読む）

【課題】 単位基板あたりの半導体チップ数を増加できる半導体装置の製造方法を提供する。
【解決手段】 この半導体装置の製造方法では、半導体基板１の主面Ｓ１に切断すべき部分１ｈを露出する様にしてマスク７を形成し、そのマスク７に基づき前記切断すべき部分１ｈをエッチングにより切断することにより、半導体基板１を個々の半導体チップに分割する。 （もっと読む）

【課題】 サイドエッチングによる配線の欠損状態を的確に把握する。
【解決手段】 基板上の絶縁膜に、テスト用プラグ１１４が埋設されるとともに、テスト用プラグ１１４の上端と接続されるようテスト用配線１２４が形成され、テスト用プラグ１１４とテスト用配線１２４の接続状態に関する試験に供される半導体装置１００であって、テスト用プラグ１１４がテスト用配線１２４から基板の平面視にてはみ出すよう構成した。 （もっと読む）

誘電体膜を処理する方法およびシステムであって、アルキルシラン、アルコキシシラン、アルキルシロキサン、アルコキシシロキサン、アリールシラン、アシルシラン、シクロシロキサン、ポリシルセスキオキサン（ＰＳＳ）、アリールシロキサン、アシルシロキサン、ハロシロキサン、またはこれらのいずれかの組み合わせに、前記誘電体膜の少なくとも一つの表面を露出させるステップを有する、方法およびシステムである。誘電体膜は、ポアを有するまたは有さない、ドライエッチング処理により形成されたエッチング特徴部を備える低誘電率膜を有する。エッチング処理またはアッシュ処理の結果、誘電体膜に形成された特徴部に露出された表面は、損傷を受け、あるいは活性化され、これは、不純物の付着、水分の吸収、誘電率の上昇等につながる。このような損傷表面は、これらの表面の修復、例えば、誘電率の回復（すなわち、誘電率の低下）、およびこれらの表面の清浄化による不純物、水分または残留物の除去のうちの少なくとも一つを実施することにより処理される。また、バリア層の調製および膜の特徴部の金属化処理は、特徴部の側壁表面の密封による露出ポアの封止処理ステップを有し、バリア膜の成膜用の表面が提供される。 （もっと読む）