【課題】 成膜が容易で、高速で成膜可能な低誘電率薄膜を提供する。
【解決手段】気相より、空孔生成材料と、骨格生成材料とを、基板表面に供給する工程と、前記基板表面で、前記骨格生成材料によって生成される骨格が前記空孔生成材料を取り囲むように画定された薄膜を成膜する工程と、前記薄膜から前記空孔生成材料を除去し、空孔を形成する工程とを含み、前記空孔を前記骨格が取り囲むように形成された多孔質薄膜を形成する。 （もっと読む）

半導体装置用のダマシン配線（１）の製造方法を示す。非導電性バリヤ層（１０）が、多孔質低誘電率材料によって定義されるパッセージ（７）の壁の上と、パッセージ（７）の一端を閉じる銅領域（３）の表面の上とに形成される。非導電性バリヤ層（１０）は、誘電性材料の貫通細孔からなるその下層部（１０ａ）が非導電性を残している間に、その上層部（１０ｂ）を導電層に変換するためにプラズマ処理される。ついで、パッセージ（７）は、今度は導電性になっているバリヤ（１０）の上層部（１０ｂ）を介して第１銅領域（３）と電気配線を形成する第２銅領域（１３）で満たされる。当業者にとって明らかなように、本文献において開示、請求される本発明のすべての実施形態は、本発明の範囲を超えることなしに結合されても良い。
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【課題】 ＷＰＰを使用した半導体装置において、最上層配線間のショート不良を防止することにより、信頼性を向上させることのできる技術を提供する。
【解決手段】 最上層配線４３ａと再配線５０との間に緩衝層４７を設ける。このとき、例えば、最上層配線４３ａは銅膜より形成され、緩衝層４７は、アルミニウム膜より形成される。さらに再配線５０は、銅膜５１とニッケル膜５２の積層膜から形成される。このように構成された半導体装置において、低温と高温との間の温度サイクルで３重点Ｘに応力が集中する。この３重点Ｘに集中した応力は、緩衝層４７の存在によって緩和され、３重点Ｘの直下にある界面Ｙへの応力の伝達を抑制することができる。このため、界面Ｙでの応力による剥離を防止できる。 （もっと読む）

【課題】被エッチング膜に堆積されるハロゲン化カーボン膜およびハロゲン化シリコン膜を効果的に除去することが可能な半導体装置の製造方法を提供する。
【解決手段】シリコン膜と酸化シリコン膜および窒化シリコン膜の少なくとも一方の層が成膜された半導体基板をハロゲンを含むエッチングガスによりドライエッチング処理する際、エッチング面に堆積されるハロゲン化カーボン膜およびこのハロゲン化カーボン膜上のハロゲン化シリコン膜を除去する工程を含む半導体装置の製造方法であって、前記ハロゲン化カーボンおよびハロゲン化シリコンの除去は、前記ドライエッチング後に希フッ酸水溶液でウェットエッチング処理する工程と、前記エッチング面を含む全面にＯＨまたはＨを含む有機材料膜を被覆した後、酸素プラズマによりアッシングする工程とを含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 電力増幅モジュールやそれに用いる集積受動部品または半導体チップの低コスト化および高性能化を図る。
【解決手段】 集積受動部品５において、シード膜５１、銅膜５３およびニッケル膜５４の積層膜からなる配線５５により、ＲＦパワーモジュールのローパスフィルタ回路を構成するインダクタ素子が形成される。ニッケル膜５４は、銅膜５３の全面上に形成され、表面保護膜としての絶縁膜６１の開口部６２から露出するニッケル膜５４上に、金膜６３およびバンプ電極６４が形成されている。ニッケル膜５４は、無電解Ｎｉ−Ｐめっき膜であり、リンを１０重量％以上含有し、非磁性状態とされている。 （もっと読む）

【課題】製造歩留まりの優れた３次元半導体集積回路装置及びその製造方法、それを用いたパッケージ化３次元半導体集積回路装置及びその実装方法を提供する。
【解決手段】シリコン製半導体チップをベース部に機能素子が対向するように積層し、半導体チップの材質に近いポリシリコンで半導体チップを埋め込み、あたかも１枚のウエーハの如くする。 （もっと読む）

【課題】ヒューズ回路を大きくすることなく層間絶縁膜のクラックを防止できるとともに、ヒューズ切断前後において大きな抵抗変化を得ることができるヒューズ素子及びその切断方法を提供する。
【解決手段】シリコン層を含む配線部１４と、配線部１４の一端側に接続されたコンタクト部２０ｂと、配線部１４の他端側に接続されたコンタクト部２０ａとを有するヒューズ素子において、コンタクト部２０ｂからコンタクト部２０ａへ配線部１４を介して電流を流し、コンタクト部２０ａの金属材料をシリコン層中にマイグレーションさせることにより、配線部１４とコンタク部２０ａとの間の接続抵抗を変化させる。 （もっと読む）

【課題】 半導体回路層間の隙間に電気的絶縁性接着剤を確実に配置でき、前記隙間よりはみ出た余分の接着剤を除去しなくてすむ、三次元積層構造集積回路装置の製造方法を提供する。
【解決手段】 第１半導体回路層１ａの内部に複数の埋込配線（導電性プラグ）１５を形成し、それらの端を第１半導体回路層１ａの裏面に露出させる。第２半導体回路層２の表面に、各プラグ１５に対応して複数のバンプ電極４３ａを形成する。第２半導体回路層２の表面に、バンプ電極４３ａとは重ならない形状にパターン化された電気的絶縁性接着剤膜４４ａを形成する。その後、第１半導体回路層１ａの裏面と第２半導体回路層２の表面を対向させて近づけ、その間で接着剤膜４４ａを変形させながら各バンプ電極４３ａの少なくとも一部を押し潰すことにより、埋込配線１５とバンプ電極４３ａとを相互に機械的接続すると共に、接着剤膜４４ａにより両回路層１ａと２を接着する。 （もっと読む）

【課題】層間絶縁体、あるいは層内絶縁体および層間絶縁体としてエアギャップを統合する銅のインタコネクトを製造する方法を提供すること。
【解決手段】層間絶縁構造の形成方法であって、第１の金属層を提供する工程と、第１の犠牲層を堆積する工程と、エッチング停止層を堆積する工程と、第２の犠牲層を堆積する工程と、２層のハードマスクを形成する工程と、２層のハードマスクをパターニングしてビアマスクおよびトレンチマスクを生成する工程と、第２の犠牲層をエッチングしてビアを形成する工程と、エッチング停止層の剥き出し部分と第１の犠牲層とをエッチングして第１の金属層を剥き出しにする工程と、第２の犠牲層をエッチングしてトレンチを形成する工程と、バリア金属および銅を堆積し、平坦化して第２の金属層を形成する工程と、第１および第２の犠牲層を分解して上記犠牲層をエアギャップと交換する工程とを包含する。 （もっと読む）

【課題】金属化合物からなるエッチング残渣または研磨残渣を、配線材料に対して選択的に除去することができる洗浄方法および半導体装置の製造方法を提供する。
【解決手段】下層配線１８が設けられた基板上に、低誘電率絶縁膜２０、低誘電率絶縁膜２２を含む層間絶縁膜を成膜する。次いで、エッチングにより、層間絶縁膜をエッチングして、コンタクトホール２４を形成するとともに、このコンタクトホール２４の上部に連通する配線溝２５を形成し、コンタクトホール２４の底部に下層配線１８を露出させる。続いて、トリアリルアミンおよびトリス（３−アミノプロピル）アミンの少なくとも１種を含有する超臨界二酸化炭素流体を、この状態の基板の表面に供給して洗浄することで、下層配線１８からの金属化合物１８’を含むエッチング残渣を除去する洗浄方法および半導体装置の製造方法である。 （もっと読む）

【課題】 チップサイズを増大させることなく、Ｃｕ配線等の配線における例えばＣＭＰ処理による膜厚の薄膜化が起こった箇所を特定するのに好適な電気抵抗測定パターンを有する半導体装置およびその製造方法を提供する。
【解決手段】 上層回路配線２１ｂと、上層回路配線２１ｂの膜厚を電気抵抗値によって測定するための電気抵抗測定パターン２２ａと、電気抵抗測定器を電気的に接続するための測定器用パッド２４ａ・２４ｂとを備えている。電気抵抗測定パターン２２ａおよび測定器用パッド２４ａ・２４ｂは、これら測定器用パッドおよび電気抵抗測定パターン２２ａが配置されている層とは異なる層に配置されている下層接続配線２３ａ・２３ｂを介して、互いに電気的に接続されている。 （もっと読む）

【課題】 切断された電気ヒューズの切断状態を良好に保つ。
【解決手段】 半導体装置１００は、半導体基板（不図示）上に形成されるとともに凹部が形成された第１の絶縁膜１０２と、導電体２０６、ならびに導電体２０６の一端と他端にそれぞれ設けられた第１の端子２０２および第２の端子２０４を有し、第１の絶縁膜１０２上に設けられた電気ヒューズ２００とを含む。導電体２０６は、第１の絶縁膜１０２の凹部を埋め込むように形成されるとともに、導電体２０６を構成する材料が凹部外に流出した流出領域２１２を有し、流出領域２１２とは異なる箇所が切断される。 （もっと読む）

【課題】 コンタクトパッドを形成する半導体装置の製造方法において、隣接する半導体素子間のショートを防止する。
【解決手段】 シリコン基板１１上に、それぞれが金属層１５を含むゲート電極１７とゲート電極１７を覆うゲート側壁絶縁膜２０とを有する複数のゲート電極構造体を形成する工程と、ゲート電極構造体を覆って全面にポリシリコン膜を堆積する工程と、ポリシリコン膜をパターニングし、隣接する２つのゲート電極構造体の間でシリコン基板１１に接続するコンタクトパッド２２を形成する工程（図３（ｇ））と、ゲート側壁絶縁膜のくぼみ２１に残留するポリシリコン２４を酸化させて酸化シリコン２５に形成する工程（図３（ｈ））とをこの順に有する。 （もっと読む）

【課題】層間を電気的に接続するために形成されるコンタクトホールを、コンタクトホールの下層に形成された端部上に形成するに際し、コンタクトホールの形成に起因する層間の電気的な接続の切断を確実に防止できる構造を有する電気光学装置を提供する。
【解決手段】ＴＦＴ基板１０に成膜されるとともに、スペースｈ１を有する段部１５０が少なくとも一部に形成された走査線１１と、走査線１１上に積層された下地絶縁膜１２と、下地絶縁膜１２上に積層された半導体膜１と、半導体膜１上に積層された層間絶縁膜４１と、層間絶縁膜４１の段部１５０の上方に、層間絶縁膜４１を貫通するよう形成されたコンタクトホール８１と、を具備し、コンタクトホール８１は、段部１５０の端部１１ｔから、平面的に下地絶縁膜１２の膜厚以上離間した段部１５０のスペースｈ１の位置上に形成されていることを特徴とする。 （もっと読む）

【課題】 密着性を高める機能を併せ持つバリア層が形成されるまでの期間に、配線部材の十分な密着性を確保し、配線部材の剥離を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する。（ａ２）凹部の内面、及び絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する。（ａ３）第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、凹部内に該導電材料を充填する。（ａ４）半導体基板をアニールする。 （もっと読む）

【課題】メモリセルと周辺回路を備えた半導体装置において、周辺回路領域にキャパシタを、マスク工程を増加させることなく形成する。
【解決手段】
メモリセルと周辺回路を備えた半導体装置において、前記周辺回路領域に形成されるキャパシタは、前記メモリセル領域のゲート電極と同時に形成される下部電極と、前記メモリセル領域において前記コンタクトホール内壁面を覆う絶縁膜と同時に形成される容量絶縁膜と、前記コンタクトホールに形成されるコンタクトプラグと同時に形成される上部電極とを備える。 （もっと読む）

デュアル・ダマシン構造を製造するためのフォトマスク、およびこれを形成する方法が提供される。多層ステップ・アンド・プリント（ＳＦＩＬ）テンプレートの製造方法は、基板と金属化層と第１のレジスト層とを含むブランクを提供するステップとを含んでいる。デュアル・ダマシン構造の金属層パターンは、リソグラフィ・システムを使用して基板内に第１の深さで形成される。ブランクから第１のレジスト層が除去され、第２のレジスト層が塗布される。リソグラフィ・システムを使用して、第１のパターンが第２の深さにエッチングされると同時に、第１の深さでデュアル・ダマシン構造のバイア層パターンが形成される。第１および第２のパターンは、ＳＦＩＬ工程を使用してデバイスの多層内に形成されるべきフィーチャに対応している。
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【課題】 導電部材中のＣｕ以外の元素の含有量を低減させ、比抵抗を低下させることができる半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板上に、凹部が設けられた絶縁膜を形成する。（ｂ）開口の内面及び絶縁膜の上面を、Ｃｕ以外に第１の金属元素を含むＣｕ合金からなる補助膜で覆う。（ｃ）凹部内に充填されるように、補助膜上に、Ｃｕを主成分とする導電部材を堆積させる。（ｄ）Ｐ化合物、Ｓｉ化合物、またはＢ化合物を含有する雰囲気下で熱処理を行う。 （もっと読む）

【課題】 チタンを含む金属膜のドライエッチにフッ素系ガスを使用する際に形成される側壁を除去する際に析出異物が生成されることがなく、短絡不良の発生を確実に防止することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 半導体基板上に形成されたチタンを含む金属膜１７上にエッチングマスク２３を形成し、エッチングマスク２３を介して、金属膜１７をドライエッチングする。当該ドライエッチング後に、エッチングマスク２３を除去し、金属膜１７の表面に水分子の透過を阻害する防水膜３２を形成する。そして、前記ドライエッチングの過程でエッチング部位１８の内側面に形成された反応生成物からなる側壁３１の、金属膜１７の上面より上方に突出する突出部を、フッ素元素を含むガスを用いたプラズマ処理により行うこと除去する。 （もっと読む）

【課題】 本発明は小型化を図ると共に、デバイス形成層を保護した状態で貫通孔及び貫通電極を形成することを課題とする。
【解決手段】 デバイス形成層１８と電極パッド２０を有する半導体素子１４の電極パッド２０と半導体素子１４の他面側に形成された再配線パターン５２とを接続する貫通電極５６を有する半導体装置の製造方法であって、半導体素子１４の上面側にデバイス形成層１８及び電極パッド２０を形成し、電極パッド２０及びデバイス形成層１８の表面に第１レジスト層６２を形成し、電極パッド２０にエッチングにより開口６４を形成し、開口６４に連通する位置に貫通孔５４をエッチングにより半導体素子１４に形成する。第１レジスト層６２によりデバイス形成層１８を保護すると共に、貫通電極５６を設けてフリップチップ接続を可能にして小型化を図る。 （もっと読む）