半導体装置の製造方法
【課題】 密着性を高める機能を併せ持つバリア層が形成されるまでの期間に、配線部材の十分な密着性を確保し、配線部材の剥離を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する。（ａ２）凹部の内面、及び絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する。（ａ３）第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、凹部内に該導電材料を充填する。（ａ４）半導体基板をアニールする。
【解決手段】 （ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する。（ａ２）凹部の内面、及び絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する。（ａ３）第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、凹部内に該導電材料を充填する。（ａ４）半導体基板をアニールする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に層間絶縁膜に形成した凹部内に導電部材を充填するダマシン法による配線の形成に適した半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層化が進められている。このような多層配線構造を有する論理素子においては、配線を伝搬する信号の遅延が、論理素子の動作速度を遅くする支配的な要因になりつつある。配線を伝搬する信号の遅延は、配線抵抗と、配線間の寄生容量との積に比例する。信号の伝搬遅延を抑制するために、配線の低抵抗化が有効である。
【０００３】
配線抵抗を低減するために、配線材料として、抵抗率の低い銅（Ｃｕ）を用いる技術が実用化されている。フォトリソグラフィ技術を用いて銅膜をパターニングすることは困難であるため、銅配線の形成には、通常ダマシン法が採用される。
【０００４】
ダマシン法により銅配線を形成する際には、絶縁膜中への銅原子の拡散を防止することを主目的として、銅膜の堆積前に配線溝やビアホールの内面をバリア層で被覆する。バリア層の材料として、タンタル（Ｔａ）やタングステン（Ｗ）等の高融点金属が用いられる。高融点金属は、銅に比べて抵抗率が高い。
【０００５】
配線の微細化が進むと、配線の断面内においてバリア層の占める割合が高くなる。このため、バリア層が配線抵抗を上昇させる大きな要因になる。特に、ビアホールの直径や配線幅が０．１μｍ以下の微細な多層配線構造では、配線抵抗やコンタクト抵抗を低下させるために、バリア層をできるだけ薄くすることが望まれる。
【０００６】
下記の非特許文献１に、ＣｕにＡｌやＭｇをドープして熱処理を行うことにより、ＡｌやＭｇの酸化物層をＣｕの表面に形成する技術が開示されている。この酸化物層が、Ｃｕの保護膜及び拡散防止膜として機能する。
【０００７】
次に、下記の非特許文献２に開示された薄くかつ膜厚の均一なバリア層を形成する方法について説明する。配線溝やビアホールが形成された層間絶縁膜の表面上に、ＣｕＭｎ合金からなるシード層をスパッタリングにより形成する。その後、銅を電解めっきすることにより、配線溝やビアホール内に銅を充填する。熱処理を行うことにより、層間絶縁膜の構成元素であるＳｉやＯと、シード層の構成元素であるＭｎとを反応させ、Ｃｕ配線と層間絶縁膜との界面に、厚さ２〜３ｎｍ程度の非常に薄くかつ膜厚の均一なＭｎＳｉｘＯｙ化合物からなるバリア層を形成する。このバリア層が、Ｃｕの拡散を防止する。
【０００８】
ビアホールの底面を覆うシード層は、層間絶縁膜に接触しておらず、下層の配線に接触しているため、ビアホール内の銅配線と、下層の配線との界面には、バリア層が形成されない。このため、上層と下層の配線を、バリア層を介することなく接続することができる。また、ＭｎＳｉＯ化合物からなるバリア層は、高融点金属を用いたバリア層に比べて薄いため、配線抵抗の上昇を抑制することができる。
【非特許文献１】W.A.Lanford et al.,"Low-temperature passivation of copper by doping with Al or Mg", ThinSolid Films, 262(1995) p.234-241
【非特許文献２】T. Usui et al., "LowResistive and Highly Reliable Cu Dual-Damascene Interconnect Technology UsingSelf-Formed MnSixOy Barrier Layer", IITC 2005, Session 9.2
【発明の開示】
【発明が解決しようとする課題】
【０００９】
銅配線と層間絶縁膜との界面にＭｎＳｉＯ化合物からなるバリア層を形成する従来の方法において、バリア層は銅配線の密着性を高める機能をも有する。ＣｕＭｎ合金からなるシード層を形成した後、熱処理を行うまでの期間は、ＭｎＳｉＯ化合物からなるバリア層が形成されていない状態になる。本願発明者らは、この状態では、シード層と層間絶縁膜との十分な密着性が得られないことを見出した。具体的には、銅の電解めっきを行った後、熱処理を行う前に銅配線が剥離してしまう場合がある。
【００１０】
実際に、酸化シリコン膜、ポーラスメチルシルセスキオキサン膜、ＳｉＣＮ膜、及びＳｉＯＣ膜のそれぞれの表面上に厚さ９０ｎｍのＣｕＭｎ合金層をスパッタリング法で形成した試料を２５個ずつ作製して密着性の評価を行った。テープテストを行ったところ、全ての試料において剥離が生じた。なお、窒素雰囲気中で、３００℃、１分間の条件で熱処理を行った後にテープテストを行うと、全ての試料について剥離は生じなかった。これは、熱処理により、ＭｎＳｉＯ化合物からなるバリア層が形成され、密着性が高まったためと考えられる。このことから、熱処理前の状態では、十分な密着性が確保されていないことがわかる。
【００１１】
銅の電解めっきを行う前に熱処理を行ってＭｎＳｉＯ化合物からなるバリア層を形成すると、銅配線の剥離が防止されると期待される。ところが、銅の電解めっきを行う前に熱処理を行うと、ＣｕＭｎ合金からなるシード層が凝集してしまい、配線溝やビアホール内に再現性よく銅を充填することが困難になる。
【００１２】
本発明の目的は、密着性を高める機能を併せ持つバリア層が形成されるまでの期間に、配線部材の十分な密着性を確保し、配線部材の剥離を防止することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一観点によると、（ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、（ａ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する工程と、（ａ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と、（ａ４）前記半導体基板をアニールする工程とを有する半導体装置の製造方法が提供される。
【００１４】
本発明の他の観点によると、（ｂ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、（ｂ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｃｕ及びＭｎを含む第１の膜を形成する工程と、（ｂ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と、（ｂ４）前記半導体基板をアニールする工程とを有する半導体装置の製造方法が提供される。
【００１５】
本発明の他の観点によると、（ｃ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、（ｃ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、スパッタリング法によりＣｕ及びＭｎを含む第１の膜を形成する工程と、（ｃ３）前記第１の膜の上に、ＣＶＤ法により、Ｃｕを主成分とする導電材料からなる第２の膜を形成する工程と、（ｃ４）前記凹部内に、Ｃｕを主成分とする導電材料を充填する工程とを有する半導体装置の製造方法が提供される。
【００１６】
本発明の他の観点によると、半導体基板の上に、Ｍｎ原料とＣｕ原料とを同時に供給しながら、ＣＶＤ法により、ＣｕとＭｎとを含む合金を堆積させる半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
工程ａ２及びｂ２で、ＣＶＤ法により第１の膜を形成することにより、その十分な密着性を確保することができる。工程ｃ２で、第１の膜をスパッタリングで形成した場合には、工程ｃ３で第２の膜をＣＶＤ法で形成するときに、第１の膜の密着性が高められる。
【発明を実施するための最良の形態】
【００１８】
図１に、実施例による方法で作製される半導体装置の概略断面図を示す。シリコンからなる半導体基板１の表層部に、シャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成され、活性領域が画定されている。この活性領域内に、ＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、ソース領域３Ｓ、ドレイン領域３Ｄ、ゲート絶縁膜３Ｉ、及びゲート電極３Ｇを含んで構成される。
【００１９】
半導体基板１の上に、ＭＯＳトランジスタ３を覆うように、酸化シリコンからなる厚さ３００ｎｍの層間絶縁膜４、及びＳｉＯＣからなる厚さ５０ｎｍの保護膜６が形成されている。保護膜６及び層間絶縁膜４を貫通するビアホールが形成され、その底面に、ドレイン領域３Ｄの表面の一部が露出する。このビアホール内に、タングステン（Ｗ）からなる導電プラグ５Ｂが充填されている。導電プラグ５Ｂとビアホールの内面との間に、ＴｉＮからなる厚さ２５ｎｍのバリアメタル層５Ａが配置されている。
【００２０】
以上の構造は、周知のフォトリソグラフィ、エッチング、化学気相成長（ＣＶＤ）、化学機械研磨（ＣＭＰ）等により形成することができる。
保護膜６の上に、低誘電率絶縁材料からなる層間絶縁膜１０が形成されている。層間絶縁膜１０に、その底面まで達し、導電プラグ５Ｂの上方を通過する配線溝が形成されている。この配線溝内に第１層目の銅配線１１が充填されている。銅配線１１は、導電プラグ５Ｂに接続される。
【００２１】
層間絶縁膜１０の上に、キャップ膜２０、ビア層の層間絶縁膜２１、エッチングストッパ膜２２、及び配線層の層間絶縁膜２３がこの順番に積層されている。
配線層の層間絶縁膜２３に配線溝２５が形成され、ビア層の層間絶縁膜２１にビアホール２４が形成されている。配線溝２５はエッチングストッパ膜２２の上面まで達する。ビアホール２４は、配線溝２５の底面に開口するとともに、キャップ膜２０を貫通して下層の配線１１の上面まで達する。
【００２２】
配線溝２５及びビアホール２４内に、銅または銅合金からなる導電部材３０が充填されている。導電部材３０は、第１層目の配線１１に接続されており、第２層目の配線を構成する。バリア層を含む詳細な構造については、後に個々の実施例で説明する。
【００２３】
配線層の層間絶縁膜２３の上に、キャップ膜５０、ビア層の層間絶縁膜５１、エッチングストッパ膜５２、及び配線層の層間絶縁膜５３が積層されている。第２層目の配線構造と同様に、配線溝５５及びビアホール５４が形成され、その中に導電部材６０が充填されている。導電部材６０は、第３層目の配線を構成する。
【００２４】
次に、第１層目の配線１１、第２層目の導電部材３０、及び第３層目の導電部材６０の形成方法に特徴を有する第１〜第９の実施例について説明する。
図２に、第１〜第９の実施例による方法で配線または導電部材を形成するときの下地膜及び導電部材の材料及び堆積方法の一覧を示す。一覧表中のハイフンの左側に記載された「ＣＶＤ」、「スパッタ」及び「ＥＰ」は、それぞれＣＶＤ法、スパッタリング法、及び電解めっき法により膜を形成することを意味する。ハイフンの右側に記載された「Ｍｎ」、「Ｃｕ」、及び「ＣｕＭｎ」は、それぞれ堆積された膜の材料がＭｎ、Ｃｕ、及びＣｕＭｎ合金であることを意味する。
【００２５】
図３Ａ〜図３Ｆを参照して、第１の実施例による半導体装置の製造方法について説明する。以下の説明では、キャップ膜２０から層間絶縁膜２３までの第２層目の配線構造の形成方法について着目する。第２層目の配線構造は、デュアルダマシン法で形成される。第３層目の配線構造は、第２層目の配線構造と同じ方法で形成される。第１層目の配線１１はシングルダマシン法で形成されるが、バリア層の形成方法、配線溝内への導電部材の充填方法等は、第２層目の配線構造の形成方法で採用される方法と同一である。
【００２６】
図３Ａに示すように、層間絶縁膜１０の上に、キャップ膜２０、ビア層の層間絶縁膜２１、エッチングストッパ膜２２、及び配線層の層間絶縁膜２３を順番に形成する。キャップ膜２０は、例えば酸化シリコン（ＳｉＯ）膜と炭化シリコン（ＳｉＣ）膜との２層構造を有し、合計の厚さは２０〜７０ｎｍである。エッチングストッパ膜２２は、例えばＳｉＣや窒化シリコン（ＳｉＮ）で形成され、その厚さは２０〜７０ｎｍである。これらの膜は、ＣＶＤで成膜することができる。
【００２７】
層間絶縁膜２１及び２３は、有機系または無機系の低誘電率絶縁材料で形成され、その厚さは３００〜７００ｎｍである。無機系の低誘電率絶縁材料として、例えばポーラスシリカやＳｉＯＣが挙げられる。有機系低誘電率絶縁材料として、例えばザ・ダウ・ケミカル・カンパニー製のＳｉＬＫ（登録商標）を用いることができる。これらの材料は、構成元素としてＳｉ及びＯを含んでいる。
【００２８】
図３Ｂに示すように、配線層の層間絶縁膜２３に配線溝２５を形成し、ビア層の層間絶縁膜２１にビアホール２４を形成する。ビアホール２４の平断面の寸法は、例えば０．０６〜０．１μｍであり、配線溝２５の最小幅は、例えば０．０６μｍである。配線溝２５及びビアホール２４は、例えばＳｉＯ膜とＳｉＣ膜との２層を含む膜をハードマスクとし、ＣＦ系のエッチングガスを用いたドライエッチングにより形成することができる。配線溝２５は、エッチングストッパ膜２２の上面まで達し、ビアホール２４は、第１層目の配線１１の上面まで達する。
【００２９】
図３Ｃに示すように、配線層の層間絶縁膜２３の上面、配線溝２５の内面、及びビアホール２４の内面上に、ＣＶＤ法を用いてＭｎを堆積させることにより、厚さ約２ｎｍの第１の膜３２を形成する。さらに、同一チャンバ内で、ＣＶＤ法を用いてＣｕを堆積させることにより、第２の膜３３を形成する。第２の膜３３の好適な膜厚は、ビアホール２４の平面パターンの寸法によって決定される。ここで、「平面パターンの寸法」とは、ビアホールの平面パターンに内接する円の直径を意味する。例えば、ビアホール２４の平断面が円形である場合には、その直径に相当し、正方形である場合には、その一辺の長さに相当する。以下、ビアホールの平面パターンの寸法を、「ビア径」と呼ぶこととする。ビア径が７０ｎｍの場合には、第２の膜３３の好適な膜厚は、約１０ｎｍである。
【００３０】
図４に、ＣＶＤ装置の概略図を示す。チャンバ１００内に、基板ステージ１０１が配置されている。真空ポンプ１０３が、チャンバ１００内を真空排気する。基板ステージ１０１内に、ヒータ１０２が装填されている。基板ステージ１０１の上面に、処理すべき半導体基板１２０が保持される。基板ステージ１０１の上方に、シャワーヘッド１０４が配置されている。
【００３１】
気化器１０５に、キャリアガス、例えばＨ２ガス、及びＣｕの液体原料が供給される。Ｃｕ原料として、トリメチルビニルシリル−ヘクサフルオロアセチルアセトネート銅Ｉ（以下、「Ｃｕ（ｈｆａｃ）ｔｍｖｓ」と表記する。）。Ｃｕの液体原料が気化器１０５で気化され、キャリアガスと共にガス流路１１０に供給される。
【００３２】
マスフローコントローラ（ＭＦＣ）１０６に、キャリアガス、例えばＨ２ガス、及びＭｎの原料が供給される。Ｍｎ原料として、ビスメチルシクロペンタジエニルマンガニーズ（（ＣＨ３Ｃ５Ｈ４）２Ｍｎ）を用いる。Ｍｎ原料がＭＦＣ１０６で気化され、キャリアガスと共にガス流路１１１に供給される。パージガス、例えばＨ２ガスがガス流路１１２に供給される。
【００３３】
３本のガス流路１１０、１１１、及び１１２が、合流点１１５で合流した後、シャワーヘッド１０４に接続される。３本のガス流路１１０、１１１、及び１１２に、それぞれバルブ１１６、１１７、及び１１８が挿入されている。これらのバルブ１１６〜１１８の開閉を制御することにより、所望のガスをシャワーヘッド１０４に供給することができる。シャワーヘッド１０４に供給されたガスは、基板ステージ１０１に保持された半導体基板１２０に向かって噴出する。
【００３４】
図３Ｃに示した第１の膜３２及び第２の膜３３の形成方法について説明する。予め加熱された基板ステージ１０１に、図３Ｂに示した状態の半導体基板を載置した後、チャンバ１００内を真空排気する。バルブ１１７を開いてチャンバ１００内にＭｎ原料を供給する。成膜条件として、基板温度を１００℃〜３００℃、典型的には２００℃、チャンバ１００内の圧力を０．３Ｐａ〜３ｋＰａ、典型的には５００Ｐａ、Ｍｎ原料の流量を０．２ｇ／ｍｉｎ、キャリアガスの流量を５００ｓｃｃｍとする。厚さ約２ｎｍのＭｎからなる第１の膜が形成されると、バルブ１１７を閉じ、チャンバ１００内に残留しているガスを排気する。
【００３５】
その後、バルブ１１６を開き、チャンバ１００内にＣｕの原料を供給する。成膜条件として、基板温度を２００℃、チャンバ１００内の圧力を５００Ｐａ、Ｃｕ原料の流量を１．０ｇ／ｍｉｎ、キャリアガスの流量を５００ｓｃｃｍとする。
【００３６】
図３Ｄに示すように、第２の膜３３を電極としてＣｕを電解めっきすることにより、導電部材３４を形成する。配線溝２５及びビアホール２４内が導電部材３４で埋め尽くされる。酸素微量添加雰囲気中で、温度３００℃〜４００℃の条件で約５分間、アニールを行う。
【００３７】
図３Ｅに、アニール後の基板の断面図を示す。第１の膜３２内のＭｎが、層間絶縁膜２１、２３及びエッチングストッパ膜２２内のＳｉやＯと反応し、ＭｎＳｉＯからなるバリア層３５が形成される。また、導電部材３４内を拡散し、その表面まで到達したＭｎ原子が酸素と反応する。これにより、導電部材３４の表面に酸化マンガンからなる被覆膜３６が形成される。Ｍｎからなる第１の膜３２は、バリア層３５に吸収されて消滅し、Ｃｕからなる第２の膜３３は、導電部材３４に吸収される。
【００３８】
図３Ｆに示すように、化学機械研磨（ＣＭＰ）を行い、余分な導電部材３４を除去する。配線溝２５及びビアホール２４内に残った導電部材３４が第２層目の配線を構成すると共に、第１層目の配線と第２層目の配線とを接続する層間接続部材を兼ねる。図３Ｂに示した配線溝２５を形成するときにエッチングマスクとして用いたハードマスクの一部を層間絶縁膜の２３の上に残しておき、このハードマスクをＣＭＰ時の研磨ストッパ膜として用いてもよい。
【００３９】
上記第１の実施例では、バリア層３５が、銅の拡散を防止するとともに、導電部材３４の密着性を高める。バリア層３５が形成される前、すなわち図３Ｃ及び図３Ｄに示した状態の時は、ＣＶＤ法で形成されたＭｎからなる第１の膜３２が、下地の絶縁膜との十分な密着性を確保する。また、Ｃｕからなる第２の膜３３を電解めっき時の電極として用いるため、ＣｕＭｎ合金膜を電極として用いる従来の方法に比べて、電極の低抵抗化が図られている。また、第２の膜３３をＣＶＤ法で形成するため、スパッタリングで形成する場合に比べて、第２の膜３３の膜厚を均一な状態に近づけることができる。
【００４０】
上記第１の実施例では、第１の膜３２及び第２の膜３３をＣＶＤ法により形成したが、ＣＶＤ法の特殊な態様であるＡＬＤ法により形成してもよい。ＡＬＤ法で第１の膜３２を形成する場合には、Ｍｎ原料の供給と、パージガスによるチャンバ１００内のパージとを交互に繰り返す。ＡＬＤ法で第２の膜３３を形成する場合には、Ｃｕ原料の供給と、パージガスによるチャンバ１００内のパージとを交互に繰り返す。
【００４１】
また、上記第１の実施例では、Ｍｎ原料として（ＣＨ３Ｃ５Ｈ４）２Ｍｎを用いた。この原料は、温度８５℃〜９０℃の時の蒸気圧が約１３３Ｐａ（１Ｔｏｒｒ）である。成膜時に、Ｍｎ原子からシクロペンタ基ごと脱離すれば、第１の膜３２に不純物が混入しにくいという利点を有する。シクロペンタ基とＭｎ原子との結合はπ結合である。π結合は比較的弱い結合であるため、低い温度でもシクロペンタ基がＭｎ原子から脱離しやすい。
【００４２】
このような利点を持つＭｎ原料として、ビスイソプロピルシクロペンタジエニルマンガニーズ（（ｉ−Ｃ３Ｈ７Ｃ５Ｈ４）２Ｍｎ）が挙げられる。（ｉ−Ｃ３Ｈ７Ｃ５Ｈ４）２Ｍｎは、常温で液体であり、温度８７℃〜８８℃の時の蒸気圧が３３．２５Ｐａ（０．２５Ｔｏｒｒ）である。
【００４３】
次に、第２の実施例による半導体装置の製造方法について説明する。上述の第１の実施例では、図３Ｃに示した第２の膜３３を、ＣＶＤ法を用いて形成した。第２の実施例では、Ｃｕからなる第２の膜３３を、スパッタリング法を用いて形成する。その他の工程は、第１の実施例による半導体装置の製造方法の工程と同一である。第２の膜３３を、スパッタリング法を用いて形成する場合には、ビアホール２４のビア径が７０ｎｍの時、第３の膜３３の好適な膜厚は、２０ｎｍ〜１００ｎｍである。ビアホール２４の側面上に堆積する膜の厚さは、平坦面上に堆積する膜の厚さに比べて薄くなる。
【００４４】
Ｃｕ膜をスパッタリングで形成する方法は、既に量産実績があるため、プロセス安定性に優れる。さらに、第２の実施例においても、第１の膜３２がＣＶＤ法により形成されるため、第１の膜３２と下地絶縁膜との十分な密着性を確保することができる。
【００４５】
次に、第３の実施例による半導体装置の製造方法について説明する。第３の実施例では、図３Ｃに示した第１の膜３２を、ＣｕとＭｎとを含む合金をターゲットとしたスパッタリング法を用いて形成する。このため、第１の膜３２は、ＣｕとＭｎとを含む合金で形成される。その他の工程は、第１の実施例による半導体装置の製造方法の工程と同一である。第１の膜３２の厚さは、２ｎｍ〜５ｎｍとする。
【００４６】
第３の実施例では、図３Ｃに示した第１の膜３２をスパッタリング法で形成した後、第２の膜３３を基板温度２００℃の条件で、ＣＶＤ法を用いて形成する際に、第１の膜３２と下地絶縁膜との十分な密着性が確保される。
【００４７】
次に、第４の実施例による半導体装置の製造方法について説明する。第４の実施例では、図３Ｃに示した第１の膜３２を、ＣｕとＭｎとを含む合金で、ＣＶＤ法を用いて形成する。第１の膜３２の厚さは、２ｎｍ〜５ｎｍとする。第３の膜３３は、第２の実施例の場合と同様に、スパッタリング法を用いて形成する。なお、第１の実施例の場合と同様に、第３の膜３３を、ＣＶＤ法を用いて形成してもよい。
【００４８】
以下、ＣｕとＭｎとを含む合金からなる第１の膜３２をＣＶＤ法で形成する方法について、図４を参照しながら説明する。予め加熱された基板ステージ１０１に、図３Ｂに示した状態の半導体基板を載置した後、チャンバ１００内を真空排気する。バルブ１１６及び１１７を開いてチャンバ１００内にＣｕ原料とＭｎ原料を同時に供給する。成膜条件として、基板温度を１００℃〜３００℃、典型的には２００℃、チャンバ１００内の圧力を０．３Ｐａ〜３ｋＰａ、典型的には５００Ｐａ、Ｍｎ原料の流量を０．２ｇ／ｍｉｎ、Ｃｕ原料の流量を１．０ｇ／ｍｉｎ、Ｍｎ原料及びＣｕ原料の各々のキャリアガスの流量を５００ｓｃｃｍ、とする。
【００４９】
本実施例で用いたＣｕ原料及びＭｎ原料は、それぞれ同一の基板温度で、Ｃｕ膜及びＭｎ膜を堆積させることができる。さらに、Ｃｕ原子及びＭｎ原子から脱離した反応生成物が安定な物質である。このため、反応生成物同士の副反応が生じにくい。また、ＣｕとＭｎとは、電気陰性度が近い（Ｍｎ及びＣｕの電気陰性度は、それぞれ１．５及び１．９）ため、Ｍｎから脱離した化合物とＣｕとの再反応が生じにくく、かつＣｕから脱離した化合物とＭｎとの再反応も生じにくい。これらの理由により、Ｃｕ原料とＭｎ原料とを同時に供給し、ＣｕＭｎ合金を堆積させることが可能になる。
【００５０】
なお、ＣＶＤ法の特殊な態様であるＡＬＤ法により第１の膜３２を形成してもよい。ＡＬＤ法で第１の膜３２を形成する場合には、Ｍｎ原料及びＣｕ原料の同時供給と、パージガスによるチャンバ１００内のパージとを交互に繰り返す。
【００５１】
第４の実施例でも、第１の膜３２がＭｎを含むため、図３Ｅに示したＭｎＳｉＯからなるバリア層３５が形成される。また、第１の膜３２がＣＶＤ法で形成されるため、第１の膜３２と下地絶縁膜との十分な密着性を確保することができる。
【００５２】
次に、図５Ａ〜図５Ｃを参照して、第５の実施例による半導体装置の製造方法について説明する。
図５Ａに示した状態は、第１の実施例による製造方法の説明で参照した図３Ｂの状態と同一である。
【００５３】
図５Ｂに示すように、配線層の層間絶縁膜２３の上面、配線溝２５の内面、及びビアホール２４の内面上に、ＣＶＤ法を用いて、Ｃｕ及びＭｎを含む合金を堆積させることにより、厚さ約５ｎｍ〜５０ｎｍの下地膜４０を形成する。下地膜４０の形成は、第４の実施例による第１の膜３２の形成方法と同様である。ただし、下地膜４０内のＭｎ原子の総量が、厚さ約２ｎｍのＭｎ膜のＭｎ原子の総量と同程度になるように、Ｍｎ原料の供給量とＣｕ原料の供給量との比を調節する。
【００５４】
図５Ｃに示すように、下地膜４０を電極としてＣｕを電解めっきすることにより、導電部材３４を形成する。配線溝２５及びビアホール２４内が導電部材３４で埋め尽くされる。その後の工程は、第１の実施例の図３Ｄの状態以降の工程と同一である。
【００５５】
第５の実施例においては、図５Ｂに示した下地膜４０がＣＶＤ法を用いて形成されるため、下地膜４０と下地絶縁膜との十分な密着性を確保することができる。また、スパッタリング法で形成する場合に比べて、下地膜４０の厚さを均一な状態に近づけることができる。
【００５６】
次に、第６の実施例による半導体装置の製造方法について説明する。上述の第５の実施例では、図５Ｂに示した下地膜４０を形成する際に、Ｍｎ原料とＣｕ原料とを同時に供給したが、第６の実施例では、２つの原料を交互に供給する。その他の工程は、第５の実施例による製造方法の工程と同一である。ただし、下地膜４０内のＭｎ原子の総量が、厚さ約２ｎｍのＭｎ膜のＭｎ原子の総量と同程度になるように、Ｍｎ原料の供給時間とＣｕ原料の供給時間との比を調節する。なお、Ｍｎ原料の供給期間中、及びＣｕ原料の供給期間中に、原料の供給とパージガスの供給とを交互に繰り返すＡＬＤ法を採用してもよい。
【００５７】
第６の実施例でも、下地膜４０をＣＶＤ法により形成するため、第５の実施例と同様の効果が得られる。
次に、図６Ａ〜図６Ｃを参照して、第７の実施例による半導体装置の製造方法について説明する。
【００５８】
図６Ａに示した状態は、第１の実施例による製造方法の説明で参照した図３Ｂの状態と同一である。
図６Ｂに示すように、配線層の層間絶縁膜２３の上面、配線溝２５の内面、及びビアホール２４の内面上に、ＣＶＤ法を用いて、Ｍｎからなる厚さ２ｎｍの第１の膜３２を形成する。第１の膜３２は、図３Ｃに示した第１の実施例における第１の膜３２と同じ方法で形成される。
【００５９】
図６Ｃに示すように、第１の膜３２の上に、ＣＶＤ法によりＣｕを堆積させることにより、導電部材３４を形成する。配線溝２５及びビアホール２４内が導電部材３４で埋め尽くされる。その後の工程は、第１の実施例の図３Ｄの状態以降の工程と同一である。
【００６０】
第７の実施例では、図６Ｂに示した第１の膜３２を、ＣＶＤ法を用いて形成しているため、第１の膜３２と下地絶縁膜との十分な密着性を確保することができる。また、導電部材３４もＣＶＤ法で形成されるため、Ｃｕを電解めっきする場合に比べて、微細なビアホール及び配線溝内に、再現性よくＣｕを充填することができる。
【００６１】
なお、ビアホール２４及び配線溝２５内の一部をＣＶＤ法によりＣｕで埋め込み、残りの部分を電解めっきにより埋め込んでもよい。
次に、第８の実施例による半導体装置の製造方法について説明する。上述の第７の実施例では、図６Ｂに示した第１の膜３２をＭｎで形成したが、第８の実施例では、ＣｕとＭｎとを含む合金で形成する。第１の膜３２の成膜は、第４の実施例による第１の膜３２と同様のＣＶＤ法を用いて行う。
【００６２】
第８の実施例でも、第１の膜３２を、ＣＶＤ法を用いて形成しているため、第７の実施例と同様の効果が得られる。
次に、図７Ａ及び図７Ｂを参照して、第９の実施例による半導体装置の製造方法について説明する。
【００６３】
図７Ａに示した状態は、第１の実施例による製造方法の説明で参照した図３Ｂの状態と同一である。
図７Ｂに示すように、ＣＶＤ法によりＣｕとＭｎとを含む合金を堆積させて配線溝２５及びビアホール２４内にＣｕＭｎ合金を充填する。これによりＣｕＭｎ合金からなる導電部材３４が形成される。すなわち、第９の実施例は、第８の実施例の図６Ｂに示した第１の膜３２の形成を、ビアホール２４及び配線溝２５内がＣｕＭｎ合金で完全に充填されるまでそのまま継続して行う方法と同一であると考えることができる。なお、ＣＶＤ法のみを用いて配線溝２５内をＣｕＭｎ合金で完全に充填することが困難である場合には、ＣＶＤ法によりＣｕＭｎ合金を堆積させた後、補完的にＣｕを電解めっきしてもよい。その後の工程は、第１の実施例の図３Ｄの状態以降の工程と同一である。
【００６４】
ＣＶＤ法でＣｕＭｎ合金を堆積させる際に、例えば、Ｍｎ原料の供給量を０．００４ｇ／ｍｉｎとし、Ｃｕ原料の供給量を１．０ｇ／ｍｉｎとする。この条件で、ＣｕＭｎ合金を５００ｎｍの厚さ堆積させる。導電部材３４に含有されるＭｎ原子の総量は、厚さ約２ｎｍのＭｎ膜のＭｎ原子の総量と同程度になる。
【００６５】
アニール工程において、導電部材３４中のＭｎがビアホール２４及び配線溝２５の内面に偏析し、ＭｎＳｉＯからなるバリア層が形成される。同時に、導電部材３４の上面に、酸化マンガン等からなる被覆膜３６が形成される。
【００６６】
第９の実施例では、導電部材３４自体をＣＶＤ法により形成しているため、導電部材３４の十分な密着性を確保することができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６７】
上記実施例から、以下の付記に示す発明が導出される。
（付記１）
（ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ａ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する工程と、
（ａ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
（ａ４）前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
【００６８】
（付記２）
前記工程ａ３が、
前記第１の膜の表面を覆うように、ＣＶＤ法またはスパッタリング法により、Ｃｕからなる第２の膜を形成する工程と、
前記第２の膜を電極として、Ｃｕを主成分とする導電材料を電解めっきする工程と
を含む付記１に記載の半導体装置の製造方法。
【００６９】
（付記３）
前記工程ａ３において、Ｃｕを主成分とする導電材料をＣＶＤ法により堆積させることにより、前記凹部内に該導電材料を充填する付記１に記載の半導体装置の製造方法。
【００７０】
（付記４）
（ｂ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ｂ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｃｕ及びＭｎを含む第１の膜を形成する工程と、
（ｂ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
（ｂ４）前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
【００７１】
（付記５）
前記工程ｂ２において、Ｃｕ原料とＭｎ原料とを同時に供給しながら前記第１の膜を形成する付記４に記載の半導体装置の製造方法。
【００７２】
（付記６）
前記工程ｂ２において、Ｃｕ原料とＭｎ原料とを交互に供給しながら前記第１の膜を形成する付記４に記載の半導体装置の製造方法。
【００７３】
（付記７）
前記工程ｂ３において、前記第１の膜を電極として、前記導電材料を電解めっきすることにより、前記凹部内に該導電材料を充填する付記４〜６のいずれかに記載の半導体装置の製造方法。
【００７４】
（付記８）
前記工程ｂ３において、前記工程ｂ２でのＣＶＤ法による前記第１の膜の堆積をそのまま継続することにより、前記凹部内にＣｕ及びＭｎを含む該導電材料を充填する付記４に記載の半導体装置の製造方法。
【００７５】
（付記９）
前記工程ｂ３が、
前記第１の膜の上に、スパッタリング法により、Ｃｕからなる第２の膜を形成する工程と、
前記第２の膜を電極として、Ｃｕを主成分とする導電材料を電解めっきする工程と
を含む付記４に記載の半導体装置の製造方法。
【００７６】
（付記１０）
（ｃ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ｃ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、スパッタリング法によりＣｕ及びＭｎを含む第１の膜を形成する工程と、
（ｃ３）前記第１の膜の上に、ＣＶＤ法により、Ｃｕを主成分とする導電材料からなる第２の膜を形成する工程と、
（ｃ４）前記凹部内に、Ｃｕを主成分とする導電材料を充填する工程と
を有する半導体装置の製造方法。
【００７７】
（付記１１）
前記工程ｃ４において、前記第２の膜を電極として、前記導電材料を電解めっきする付記１０に記載の半導体装置の製造方法。
【００７８】
（付記１２）
半導体基板の上に、Ｍｎ原料とＣｕ原料とを同時に供給しながら、ＣＶＤ法により、ＣｕとＭｎとを含む合金を堆積させる半導体装置の製造方法。
【００７９】
（付記１３）
前記Ｍｎ原料として、ビスメチルシクロペンタジエニルマンガニーズまたはビスイソプロピルシクロペンタジエニルマンガニーズを用いる付記１２に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８０】
【図１】実施例による半導体装置の製造方法により製造される半導体装置の断面図である。
【図２】第１〜第８の実施例による半導体装置の製造方法で採用される下地膜及び導電部材の材料と成膜方法を示す図表である。
【図３−１】第１の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【図３−２】第１の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【図４】実施例による半導体装置の製造方法で使用されるＣＶＤ装置の概略図である。
【図５】第５の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【図６】第７の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【図７】第９の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【符号の説明】
【００８１】
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳＦＥＴ
４、１０、２１、２３、５１、５３ 層間絶縁膜
５Ａ バリアメタル膜
５Ｂ 導電プラグ
６、２０、５０ キャップ膜
１１ 配線
２２、５２ エッチングストッパ膜
２４、５４ ビアホール
２５、５５ 配線溝
３０、６０ 導電部材
３２ 第１の膜
３３ 第２の膜
３４ 導電部材
３５ バリア層
３６ 被覆膜
４０ 下地膜
１００ チャンバ
１０１ 基板ステージ
１０２ ヒータ
１０３ 真空ポンプ
１０４ シャワーヘッド
１０５ 気化器
１０６ マスフローコントローラ
１１０、１１１、１１２ ガス流路
１１６、１１７、１１８ バルブ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に層間絶縁膜に形成した凹部内に導電部材を充填するダマシン法による配線の形成に適した半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層化が進められている。このような多層配線構造を有する論理素子においては、配線を伝搬する信号の遅延が、論理素子の動作速度を遅くする支配的な要因になりつつある。配線を伝搬する信号の遅延は、配線抵抗と、配線間の寄生容量との積に比例する。信号の伝搬遅延を抑制するために、配線の低抵抗化が有効である。
【０００３】
配線抵抗を低減するために、配線材料として、抵抗率の低い銅（Ｃｕ）を用いる技術が実用化されている。フォトリソグラフィ技術を用いて銅膜をパターニングすることは困難であるため、銅配線の形成には、通常ダマシン法が採用される。
【０００４】
ダマシン法により銅配線を形成する際には、絶縁膜中への銅原子の拡散を防止することを主目的として、銅膜の堆積前に配線溝やビアホールの内面をバリア層で被覆する。バリア層の材料として、タンタル（Ｔａ）やタングステン（Ｗ）等の高融点金属が用いられる。高融点金属は、銅に比べて抵抗率が高い。
【０００５】
配線の微細化が進むと、配線の断面内においてバリア層の占める割合が高くなる。このため、バリア層が配線抵抗を上昇させる大きな要因になる。特に、ビアホールの直径や配線幅が０．１μｍ以下の微細な多層配線構造では、配線抵抗やコンタクト抵抗を低下させるために、バリア層をできるだけ薄くすることが望まれる。
【０００６】
下記の非特許文献１に、ＣｕにＡｌやＭｇをドープして熱処理を行うことにより、ＡｌやＭｇの酸化物層をＣｕの表面に形成する技術が開示されている。この酸化物層が、Ｃｕの保護膜及び拡散防止膜として機能する。
【０００７】
次に、下記の非特許文献２に開示された薄くかつ膜厚の均一なバリア層を形成する方法について説明する。配線溝やビアホールが形成された層間絶縁膜の表面上に、ＣｕＭｎ合金からなるシード層をスパッタリングにより形成する。その後、銅を電解めっきすることにより、配線溝やビアホール内に銅を充填する。熱処理を行うことにより、層間絶縁膜の構成元素であるＳｉやＯと、シード層の構成元素であるＭｎとを反応させ、Ｃｕ配線と層間絶縁膜との界面に、厚さ２〜３ｎｍ程度の非常に薄くかつ膜厚の均一なＭｎＳｉｘＯｙ化合物からなるバリア層を形成する。このバリア層が、Ｃｕの拡散を防止する。
【０００８】
ビアホールの底面を覆うシード層は、層間絶縁膜に接触しておらず、下層の配線に接触しているため、ビアホール内の銅配線と、下層の配線との界面には、バリア層が形成されない。このため、上層と下層の配線を、バリア層を介することなく接続することができる。また、ＭｎＳｉＯ化合物からなるバリア層は、高融点金属を用いたバリア層に比べて薄いため、配線抵抗の上昇を抑制することができる。
【非特許文献１】W.A.Lanford et al.,"Low-temperature passivation of copper by doping with Al or Mg", ThinSolid Films, 262(1995) p.234-241
【非特許文献２】T. Usui et al., "LowResistive and Highly Reliable Cu Dual-Damascene Interconnect Technology UsingSelf-Formed MnSixOy Barrier Layer", IITC 2005, Session 9.2
【発明の開示】
【発明が解決しようとする課題】
【０００９】
銅配線と層間絶縁膜との界面にＭｎＳｉＯ化合物からなるバリア層を形成する従来の方法において、バリア層は銅配線の密着性を高める機能をも有する。ＣｕＭｎ合金からなるシード層を形成した後、熱処理を行うまでの期間は、ＭｎＳｉＯ化合物からなるバリア層が形成されていない状態になる。本願発明者らは、この状態では、シード層と層間絶縁膜との十分な密着性が得られないことを見出した。具体的には、銅の電解めっきを行った後、熱処理を行う前に銅配線が剥離してしまう場合がある。
【００１０】
実際に、酸化シリコン膜、ポーラスメチルシルセスキオキサン膜、ＳｉＣＮ膜、及びＳｉＯＣ膜のそれぞれの表面上に厚さ９０ｎｍのＣｕＭｎ合金層をスパッタリング法で形成した試料を２５個ずつ作製して密着性の評価を行った。テープテストを行ったところ、全ての試料において剥離が生じた。なお、窒素雰囲気中で、３００℃、１分間の条件で熱処理を行った後にテープテストを行うと、全ての試料について剥離は生じなかった。これは、熱処理により、ＭｎＳｉＯ化合物からなるバリア層が形成され、密着性が高まったためと考えられる。このことから、熱処理前の状態では、十分な密着性が確保されていないことがわかる。
【００１１】
銅の電解めっきを行う前に熱処理を行ってＭｎＳｉＯ化合物からなるバリア層を形成すると、銅配線の剥離が防止されると期待される。ところが、銅の電解めっきを行う前に熱処理を行うと、ＣｕＭｎ合金からなるシード層が凝集してしまい、配線溝やビアホール内に再現性よく銅を充填することが困難になる。
【００１２】
本発明の目的は、密着性を高める機能を併せ持つバリア層が形成されるまでの期間に、配線部材の十分な密着性を確保し、配線部材の剥離を防止することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一観点によると、（ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、（ａ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する工程と、（ａ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と、（ａ４）前記半導体基板をアニールする工程とを有する半導体装置の製造方法が提供される。
【００１４】
本発明の他の観点によると、（ｂ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、（ｂ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｃｕ及びＭｎを含む第１の膜を形成する工程と、（ｂ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と、（ｂ４）前記半導体基板をアニールする工程とを有する半導体装置の製造方法が提供される。
【００１５】
本発明の他の観点によると、（ｃ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、（ｃ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、スパッタリング法によりＣｕ及びＭｎを含む第１の膜を形成する工程と、（ｃ３）前記第１の膜の上に、ＣＶＤ法により、Ｃｕを主成分とする導電材料からなる第２の膜を形成する工程と、（ｃ４）前記凹部内に、Ｃｕを主成分とする導電材料を充填する工程とを有する半導体装置の製造方法が提供される。
【００１６】
本発明の他の観点によると、半導体基板の上に、Ｍｎ原料とＣｕ原料とを同時に供給しながら、ＣＶＤ法により、ＣｕとＭｎとを含む合金を堆積させる半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
工程ａ２及びｂ２で、ＣＶＤ法により第１の膜を形成することにより、その十分な密着性を確保することができる。工程ｃ２で、第１の膜をスパッタリングで形成した場合には、工程ｃ３で第２の膜をＣＶＤ法で形成するときに、第１の膜の密着性が高められる。
【発明を実施するための最良の形態】
【００１８】
図１に、実施例による方法で作製される半導体装置の概略断面図を示す。シリコンからなる半導体基板１の表層部に、シャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成され、活性領域が画定されている。この活性領域内に、ＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、ソース領域３Ｓ、ドレイン領域３Ｄ、ゲート絶縁膜３Ｉ、及びゲート電極３Ｇを含んで構成される。
【００１９】
半導体基板１の上に、ＭＯＳトランジスタ３を覆うように、酸化シリコンからなる厚さ３００ｎｍの層間絶縁膜４、及びＳｉＯＣからなる厚さ５０ｎｍの保護膜６が形成されている。保護膜６及び層間絶縁膜４を貫通するビアホールが形成され、その底面に、ドレイン領域３Ｄの表面の一部が露出する。このビアホール内に、タングステン（Ｗ）からなる導電プラグ５Ｂが充填されている。導電プラグ５Ｂとビアホールの内面との間に、ＴｉＮからなる厚さ２５ｎｍのバリアメタル層５Ａが配置されている。
【００２０】
以上の構造は、周知のフォトリソグラフィ、エッチング、化学気相成長（ＣＶＤ）、化学機械研磨（ＣＭＰ）等により形成することができる。
保護膜６の上に、低誘電率絶縁材料からなる層間絶縁膜１０が形成されている。層間絶縁膜１０に、その底面まで達し、導電プラグ５Ｂの上方を通過する配線溝が形成されている。この配線溝内に第１層目の銅配線１１が充填されている。銅配線１１は、導電プラグ５Ｂに接続される。
【００２１】
層間絶縁膜１０の上に、キャップ膜２０、ビア層の層間絶縁膜２１、エッチングストッパ膜２２、及び配線層の層間絶縁膜２３がこの順番に積層されている。
配線層の層間絶縁膜２３に配線溝２５が形成され、ビア層の層間絶縁膜２１にビアホール２４が形成されている。配線溝２５はエッチングストッパ膜２２の上面まで達する。ビアホール２４は、配線溝２５の底面に開口するとともに、キャップ膜２０を貫通して下層の配線１１の上面まで達する。
【００２２】
配線溝２５及びビアホール２４内に、銅または銅合金からなる導電部材３０が充填されている。導電部材３０は、第１層目の配線１１に接続されており、第２層目の配線を構成する。バリア層を含む詳細な構造については、後に個々の実施例で説明する。
【００２３】
配線層の層間絶縁膜２３の上に、キャップ膜５０、ビア層の層間絶縁膜５１、エッチングストッパ膜５２、及び配線層の層間絶縁膜５３が積層されている。第２層目の配線構造と同様に、配線溝５５及びビアホール５４が形成され、その中に導電部材６０が充填されている。導電部材６０は、第３層目の配線を構成する。
【００２４】
次に、第１層目の配線１１、第２層目の導電部材３０、及び第３層目の導電部材６０の形成方法に特徴を有する第１〜第９の実施例について説明する。
図２に、第１〜第９の実施例による方法で配線または導電部材を形成するときの下地膜及び導電部材の材料及び堆積方法の一覧を示す。一覧表中のハイフンの左側に記載された「ＣＶＤ」、「スパッタ」及び「ＥＰ」は、それぞれＣＶＤ法、スパッタリング法、及び電解めっき法により膜を形成することを意味する。ハイフンの右側に記載された「Ｍｎ」、「Ｃｕ」、及び「ＣｕＭｎ」は、それぞれ堆積された膜の材料がＭｎ、Ｃｕ、及びＣｕＭｎ合金であることを意味する。
【００２５】
図３Ａ〜図３Ｆを参照して、第１の実施例による半導体装置の製造方法について説明する。以下の説明では、キャップ膜２０から層間絶縁膜２３までの第２層目の配線構造の形成方法について着目する。第２層目の配線構造は、デュアルダマシン法で形成される。第３層目の配線構造は、第２層目の配線構造と同じ方法で形成される。第１層目の配線１１はシングルダマシン法で形成されるが、バリア層の形成方法、配線溝内への導電部材の充填方法等は、第２層目の配線構造の形成方法で採用される方法と同一である。
【００２６】
図３Ａに示すように、層間絶縁膜１０の上に、キャップ膜２０、ビア層の層間絶縁膜２１、エッチングストッパ膜２２、及び配線層の層間絶縁膜２３を順番に形成する。キャップ膜２０は、例えば酸化シリコン（ＳｉＯ）膜と炭化シリコン（ＳｉＣ）膜との２層構造を有し、合計の厚さは２０〜７０ｎｍである。エッチングストッパ膜２２は、例えばＳｉＣや窒化シリコン（ＳｉＮ）で形成され、その厚さは２０〜７０ｎｍである。これらの膜は、ＣＶＤで成膜することができる。
【００２７】
層間絶縁膜２１及び２３は、有機系または無機系の低誘電率絶縁材料で形成され、その厚さは３００〜７００ｎｍである。無機系の低誘電率絶縁材料として、例えばポーラスシリカやＳｉＯＣが挙げられる。有機系低誘電率絶縁材料として、例えばザ・ダウ・ケミカル・カンパニー製のＳｉＬＫ（登録商標）を用いることができる。これらの材料は、構成元素としてＳｉ及びＯを含んでいる。
【００２８】
図３Ｂに示すように、配線層の層間絶縁膜２３に配線溝２５を形成し、ビア層の層間絶縁膜２１にビアホール２４を形成する。ビアホール２４の平断面の寸法は、例えば０．０６〜０．１μｍであり、配線溝２５の最小幅は、例えば０．０６μｍである。配線溝２５及びビアホール２４は、例えばＳｉＯ膜とＳｉＣ膜との２層を含む膜をハードマスクとし、ＣＦ系のエッチングガスを用いたドライエッチングにより形成することができる。配線溝２５は、エッチングストッパ膜２２の上面まで達し、ビアホール２４は、第１層目の配線１１の上面まで達する。
【００２９】
図３Ｃに示すように、配線層の層間絶縁膜２３の上面、配線溝２５の内面、及びビアホール２４の内面上に、ＣＶＤ法を用いてＭｎを堆積させることにより、厚さ約２ｎｍの第１の膜３２を形成する。さらに、同一チャンバ内で、ＣＶＤ法を用いてＣｕを堆積させることにより、第２の膜３３を形成する。第２の膜３３の好適な膜厚は、ビアホール２４の平面パターンの寸法によって決定される。ここで、「平面パターンの寸法」とは、ビアホールの平面パターンに内接する円の直径を意味する。例えば、ビアホール２４の平断面が円形である場合には、その直径に相当し、正方形である場合には、その一辺の長さに相当する。以下、ビアホールの平面パターンの寸法を、「ビア径」と呼ぶこととする。ビア径が７０ｎｍの場合には、第２の膜３３の好適な膜厚は、約１０ｎｍである。
【００３０】
図４に、ＣＶＤ装置の概略図を示す。チャンバ１００内に、基板ステージ１０１が配置されている。真空ポンプ１０３が、チャンバ１００内を真空排気する。基板ステージ１０１内に、ヒータ１０２が装填されている。基板ステージ１０１の上面に、処理すべき半導体基板１２０が保持される。基板ステージ１０１の上方に、シャワーヘッド１０４が配置されている。
【００３１】
気化器１０５に、キャリアガス、例えばＨ２ガス、及びＣｕの液体原料が供給される。Ｃｕ原料として、トリメチルビニルシリル−ヘクサフルオロアセチルアセトネート銅Ｉ（以下、「Ｃｕ（ｈｆａｃ）ｔｍｖｓ」と表記する。）。Ｃｕの液体原料が気化器１０５で気化され、キャリアガスと共にガス流路１１０に供給される。
【００３２】
マスフローコントローラ（ＭＦＣ）１０６に、キャリアガス、例えばＨ２ガス、及びＭｎの原料が供給される。Ｍｎ原料として、ビスメチルシクロペンタジエニルマンガニーズ（（ＣＨ３Ｃ５Ｈ４）２Ｍｎ）を用いる。Ｍｎ原料がＭＦＣ１０６で気化され、キャリアガスと共にガス流路１１１に供給される。パージガス、例えばＨ２ガスがガス流路１１２に供給される。
【００３３】
３本のガス流路１１０、１１１、及び１１２が、合流点１１５で合流した後、シャワーヘッド１０４に接続される。３本のガス流路１１０、１１１、及び１１２に、それぞれバルブ１１６、１１７、及び１１８が挿入されている。これらのバルブ１１６〜１１８の開閉を制御することにより、所望のガスをシャワーヘッド１０４に供給することができる。シャワーヘッド１０４に供給されたガスは、基板ステージ１０１に保持された半導体基板１２０に向かって噴出する。
【００３４】
図３Ｃに示した第１の膜３２及び第２の膜３３の形成方法について説明する。予め加熱された基板ステージ１０１に、図３Ｂに示した状態の半導体基板を載置した後、チャンバ１００内を真空排気する。バルブ１１７を開いてチャンバ１００内にＭｎ原料を供給する。成膜条件として、基板温度を１００℃〜３００℃、典型的には２００℃、チャンバ１００内の圧力を０．３Ｐａ〜３ｋＰａ、典型的には５００Ｐａ、Ｍｎ原料の流量を０．２ｇ／ｍｉｎ、キャリアガスの流量を５００ｓｃｃｍとする。厚さ約２ｎｍのＭｎからなる第１の膜が形成されると、バルブ１１７を閉じ、チャンバ１００内に残留しているガスを排気する。
【００３５】
その後、バルブ１１６を開き、チャンバ１００内にＣｕの原料を供給する。成膜条件として、基板温度を２００℃、チャンバ１００内の圧力を５００Ｐａ、Ｃｕ原料の流量を１．０ｇ／ｍｉｎ、キャリアガスの流量を５００ｓｃｃｍとする。
【００３６】
図３Ｄに示すように、第２の膜３３を電極としてＣｕを電解めっきすることにより、導電部材３４を形成する。配線溝２５及びビアホール２４内が導電部材３４で埋め尽くされる。酸素微量添加雰囲気中で、温度３００℃〜４００℃の条件で約５分間、アニールを行う。
【００３７】
図３Ｅに、アニール後の基板の断面図を示す。第１の膜３２内のＭｎが、層間絶縁膜２１、２３及びエッチングストッパ膜２２内のＳｉやＯと反応し、ＭｎＳｉＯからなるバリア層３５が形成される。また、導電部材３４内を拡散し、その表面まで到達したＭｎ原子が酸素と反応する。これにより、導電部材３４の表面に酸化マンガンからなる被覆膜３６が形成される。Ｍｎからなる第１の膜３２は、バリア層３５に吸収されて消滅し、Ｃｕからなる第２の膜３３は、導電部材３４に吸収される。
【００３８】
図３Ｆに示すように、化学機械研磨（ＣＭＰ）を行い、余分な導電部材３４を除去する。配線溝２５及びビアホール２４内に残った導電部材３４が第２層目の配線を構成すると共に、第１層目の配線と第２層目の配線とを接続する層間接続部材を兼ねる。図３Ｂに示した配線溝２５を形成するときにエッチングマスクとして用いたハードマスクの一部を層間絶縁膜の２３の上に残しておき、このハードマスクをＣＭＰ時の研磨ストッパ膜として用いてもよい。
【００３９】
上記第１の実施例では、バリア層３５が、銅の拡散を防止するとともに、導電部材３４の密着性を高める。バリア層３５が形成される前、すなわち図３Ｃ及び図３Ｄに示した状態の時は、ＣＶＤ法で形成されたＭｎからなる第１の膜３２が、下地の絶縁膜との十分な密着性を確保する。また、Ｃｕからなる第２の膜３３を電解めっき時の電極として用いるため、ＣｕＭｎ合金膜を電極として用いる従来の方法に比べて、電極の低抵抗化が図られている。また、第２の膜３３をＣＶＤ法で形成するため、スパッタリングで形成する場合に比べて、第２の膜３３の膜厚を均一な状態に近づけることができる。
【００４０】
上記第１の実施例では、第１の膜３２及び第２の膜３３をＣＶＤ法により形成したが、ＣＶＤ法の特殊な態様であるＡＬＤ法により形成してもよい。ＡＬＤ法で第１の膜３２を形成する場合には、Ｍｎ原料の供給と、パージガスによるチャンバ１００内のパージとを交互に繰り返す。ＡＬＤ法で第２の膜３３を形成する場合には、Ｃｕ原料の供給と、パージガスによるチャンバ１００内のパージとを交互に繰り返す。
【００４１】
また、上記第１の実施例では、Ｍｎ原料として（ＣＨ３Ｃ５Ｈ４）２Ｍｎを用いた。この原料は、温度８５℃〜９０℃の時の蒸気圧が約１３３Ｐａ（１Ｔｏｒｒ）である。成膜時に、Ｍｎ原子からシクロペンタ基ごと脱離すれば、第１の膜３２に不純物が混入しにくいという利点を有する。シクロペンタ基とＭｎ原子との結合はπ結合である。π結合は比較的弱い結合であるため、低い温度でもシクロペンタ基がＭｎ原子から脱離しやすい。
【００４２】
このような利点を持つＭｎ原料として、ビスイソプロピルシクロペンタジエニルマンガニーズ（（ｉ−Ｃ３Ｈ７Ｃ５Ｈ４）２Ｍｎ）が挙げられる。（ｉ−Ｃ３Ｈ７Ｃ５Ｈ４）２Ｍｎは、常温で液体であり、温度８７℃〜８８℃の時の蒸気圧が３３．２５Ｐａ（０．２５Ｔｏｒｒ）である。
【００４３】
次に、第２の実施例による半導体装置の製造方法について説明する。上述の第１の実施例では、図３Ｃに示した第２の膜３３を、ＣＶＤ法を用いて形成した。第２の実施例では、Ｃｕからなる第２の膜３３を、スパッタリング法を用いて形成する。その他の工程は、第１の実施例による半導体装置の製造方法の工程と同一である。第２の膜３３を、スパッタリング法を用いて形成する場合には、ビアホール２４のビア径が７０ｎｍの時、第３の膜３３の好適な膜厚は、２０ｎｍ〜１００ｎｍである。ビアホール２４の側面上に堆積する膜の厚さは、平坦面上に堆積する膜の厚さに比べて薄くなる。
【００４４】
Ｃｕ膜をスパッタリングで形成する方法は、既に量産実績があるため、プロセス安定性に優れる。さらに、第２の実施例においても、第１の膜３２がＣＶＤ法により形成されるため、第１の膜３２と下地絶縁膜との十分な密着性を確保することができる。
【００４５】
次に、第３の実施例による半導体装置の製造方法について説明する。第３の実施例では、図３Ｃに示した第１の膜３２を、ＣｕとＭｎとを含む合金をターゲットとしたスパッタリング法を用いて形成する。このため、第１の膜３２は、ＣｕとＭｎとを含む合金で形成される。その他の工程は、第１の実施例による半導体装置の製造方法の工程と同一である。第１の膜３２の厚さは、２ｎｍ〜５ｎｍとする。
【００４６】
第３の実施例では、図３Ｃに示した第１の膜３２をスパッタリング法で形成した後、第２の膜３３を基板温度２００℃の条件で、ＣＶＤ法を用いて形成する際に、第１の膜３２と下地絶縁膜との十分な密着性が確保される。
【００４７】
次に、第４の実施例による半導体装置の製造方法について説明する。第４の実施例では、図３Ｃに示した第１の膜３２を、ＣｕとＭｎとを含む合金で、ＣＶＤ法を用いて形成する。第１の膜３２の厚さは、２ｎｍ〜５ｎｍとする。第３の膜３３は、第２の実施例の場合と同様に、スパッタリング法を用いて形成する。なお、第１の実施例の場合と同様に、第３の膜３３を、ＣＶＤ法を用いて形成してもよい。
【００４８】
以下、ＣｕとＭｎとを含む合金からなる第１の膜３２をＣＶＤ法で形成する方法について、図４を参照しながら説明する。予め加熱された基板ステージ１０１に、図３Ｂに示した状態の半導体基板を載置した後、チャンバ１００内を真空排気する。バルブ１１６及び１１７を開いてチャンバ１００内にＣｕ原料とＭｎ原料を同時に供給する。成膜条件として、基板温度を１００℃〜３００℃、典型的には２００℃、チャンバ１００内の圧力を０．３Ｐａ〜３ｋＰａ、典型的には５００Ｐａ、Ｍｎ原料の流量を０．２ｇ／ｍｉｎ、Ｃｕ原料の流量を１．０ｇ／ｍｉｎ、Ｍｎ原料及びＣｕ原料の各々のキャリアガスの流量を５００ｓｃｃｍ、とする。
【００４９】
本実施例で用いたＣｕ原料及びＭｎ原料は、それぞれ同一の基板温度で、Ｃｕ膜及びＭｎ膜を堆積させることができる。さらに、Ｃｕ原子及びＭｎ原子から脱離した反応生成物が安定な物質である。このため、反応生成物同士の副反応が生じにくい。また、ＣｕとＭｎとは、電気陰性度が近い（Ｍｎ及びＣｕの電気陰性度は、それぞれ１．５及び１．９）ため、Ｍｎから脱離した化合物とＣｕとの再反応が生じにくく、かつＣｕから脱離した化合物とＭｎとの再反応も生じにくい。これらの理由により、Ｃｕ原料とＭｎ原料とを同時に供給し、ＣｕＭｎ合金を堆積させることが可能になる。
【００５０】
なお、ＣＶＤ法の特殊な態様であるＡＬＤ法により第１の膜３２を形成してもよい。ＡＬＤ法で第１の膜３２を形成する場合には、Ｍｎ原料及びＣｕ原料の同時供給と、パージガスによるチャンバ１００内のパージとを交互に繰り返す。
【００５１】
第４の実施例でも、第１の膜３２がＭｎを含むため、図３Ｅに示したＭｎＳｉＯからなるバリア層３５が形成される。また、第１の膜３２がＣＶＤ法で形成されるため、第１の膜３２と下地絶縁膜との十分な密着性を確保することができる。
【００５２】
次に、図５Ａ〜図５Ｃを参照して、第５の実施例による半導体装置の製造方法について説明する。
図５Ａに示した状態は、第１の実施例による製造方法の説明で参照した図３Ｂの状態と同一である。
【００５３】
図５Ｂに示すように、配線層の層間絶縁膜２３の上面、配線溝２５の内面、及びビアホール２４の内面上に、ＣＶＤ法を用いて、Ｃｕ及びＭｎを含む合金を堆積させることにより、厚さ約５ｎｍ〜５０ｎｍの下地膜４０を形成する。下地膜４０の形成は、第４の実施例による第１の膜３２の形成方法と同様である。ただし、下地膜４０内のＭｎ原子の総量が、厚さ約２ｎｍのＭｎ膜のＭｎ原子の総量と同程度になるように、Ｍｎ原料の供給量とＣｕ原料の供給量との比を調節する。
【００５４】
図５Ｃに示すように、下地膜４０を電極としてＣｕを電解めっきすることにより、導電部材３４を形成する。配線溝２５及びビアホール２４内が導電部材３４で埋め尽くされる。その後の工程は、第１の実施例の図３Ｄの状態以降の工程と同一である。
【００５５】
第５の実施例においては、図５Ｂに示した下地膜４０がＣＶＤ法を用いて形成されるため、下地膜４０と下地絶縁膜との十分な密着性を確保することができる。また、スパッタリング法で形成する場合に比べて、下地膜４０の厚さを均一な状態に近づけることができる。
【００５６】
次に、第６の実施例による半導体装置の製造方法について説明する。上述の第５の実施例では、図５Ｂに示した下地膜４０を形成する際に、Ｍｎ原料とＣｕ原料とを同時に供給したが、第６の実施例では、２つの原料を交互に供給する。その他の工程は、第５の実施例による製造方法の工程と同一である。ただし、下地膜４０内のＭｎ原子の総量が、厚さ約２ｎｍのＭｎ膜のＭｎ原子の総量と同程度になるように、Ｍｎ原料の供給時間とＣｕ原料の供給時間との比を調節する。なお、Ｍｎ原料の供給期間中、及びＣｕ原料の供給期間中に、原料の供給とパージガスの供給とを交互に繰り返すＡＬＤ法を採用してもよい。
【００５７】
第６の実施例でも、下地膜４０をＣＶＤ法により形成するため、第５の実施例と同様の効果が得られる。
次に、図６Ａ〜図６Ｃを参照して、第７の実施例による半導体装置の製造方法について説明する。
【００５８】
図６Ａに示した状態は、第１の実施例による製造方法の説明で参照した図３Ｂの状態と同一である。
図６Ｂに示すように、配線層の層間絶縁膜２３の上面、配線溝２５の内面、及びビアホール２４の内面上に、ＣＶＤ法を用いて、Ｍｎからなる厚さ２ｎｍの第１の膜３２を形成する。第１の膜３２は、図３Ｃに示した第１の実施例における第１の膜３２と同じ方法で形成される。
【００５９】
図６Ｃに示すように、第１の膜３２の上に、ＣＶＤ法によりＣｕを堆積させることにより、導電部材３４を形成する。配線溝２５及びビアホール２４内が導電部材３４で埋め尽くされる。その後の工程は、第１の実施例の図３Ｄの状態以降の工程と同一である。
【００６０】
第７の実施例では、図６Ｂに示した第１の膜３２を、ＣＶＤ法を用いて形成しているため、第１の膜３２と下地絶縁膜との十分な密着性を確保することができる。また、導電部材３４もＣＶＤ法で形成されるため、Ｃｕを電解めっきする場合に比べて、微細なビアホール及び配線溝内に、再現性よくＣｕを充填することができる。
【００６１】
なお、ビアホール２４及び配線溝２５内の一部をＣＶＤ法によりＣｕで埋め込み、残りの部分を電解めっきにより埋め込んでもよい。
次に、第８の実施例による半導体装置の製造方法について説明する。上述の第７の実施例では、図６Ｂに示した第１の膜３２をＭｎで形成したが、第８の実施例では、ＣｕとＭｎとを含む合金で形成する。第１の膜３２の成膜は、第４の実施例による第１の膜３２と同様のＣＶＤ法を用いて行う。
【００６２】
第８の実施例でも、第１の膜３２を、ＣＶＤ法を用いて形成しているため、第７の実施例と同様の効果が得られる。
次に、図７Ａ及び図７Ｂを参照して、第９の実施例による半導体装置の製造方法について説明する。
【００６３】
図７Ａに示した状態は、第１の実施例による製造方法の説明で参照した図３Ｂの状態と同一である。
図７Ｂに示すように、ＣＶＤ法によりＣｕとＭｎとを含む合金を堆積させて配線溝２５及びビアホール２４内にＣｕＭｎ合金を充填する。これによりＣｕＭｎ合金からなる導電部材３４が形成される。すなわち、第９の実施例は、第８の実施例の図６Ｂに示した第１の膜３２の形成を、ビアホール２４及び配線溝２５内がＣｕＭｎ合金で完全に充填されるまでそのまま継続して行う方法と同一であると考えることができる。なお、ＣＶＤ法のみを用いて配線溝２５内をＣｕＭｎ合金で完全に充填することが困難である場合には、ＣＶＤ法によりＣｕＭｎ合金を堆積させた後、補完的にＣｕを電解めっきしてもよい。その後の工程は、第１の実施例の図３Ｄの状態以降の工程と同一である。
【００６４】
ＣＶＤ法でＣｕＭｎ合金を堆積させる際に、例えば、Ｍｎ原料の供給量を０．００４ｇ／ｍｉｎとし、Ｃｕ原料の供給量を１．０ｇ／ｍｉｎとする。この条件で、ＣｕＭｎ合金を５００ｎｍの厚さ堆積させる。導電部材３４に含有されるＭｎ原子の総量は、厚さ約２ｎｍのＭｎ膜のＭｎ原子の総量と同程度になる。
【００６５】
アニール工程において、導電部材３４中のＭｎがビアホール２４及び配線溝２５の内面に偏析し、ＭｎＳｉＯからなるバリア層が形成される。同時に、導電部材３４の上面に、酸化マンガン等からなる被覆膜３６が形成される。
【００６６】
第９の実施例では、導電部材３４自体をＣＶＤ法により形成しているため、導電部材３４の十分な密着性を確保することができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６７】
上記実施例から、以下の付記に示す発明が導出される。
（付記１）
（ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ａ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する工程と、
（ａ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
（ａ４）前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
【００６８】
（付記２）
前記工程ａ３が、
前記第１の膜の表面を覆うように、ＣＶＤ法またはスパッタリング法により、Ｃｕからなる第２の膜を形成する工程と、
前記第２の膜を電極として、Ｃｕを主成分とする導電材料を電解めっきする工程と
を含む付記１に記載の半導体装置の製造方法。
【００６９】
（付記３）
前記工程ａ３において、Ｃｕを主成分とする導電材料をＣＶＤ法により堆積させることにより、前記凹部内に該導電材料を充填する付記１に記載の半導体装置の製造方法。
【００７０】
（付記４）
（ｂ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ｂ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｃｕ及びＭｎを含む第１の膜を形成する工程と、
（ｂ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
（ｂ４）前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
【００７１】
（付記５）
前記工程ｂ２において、Ｃｕ原料とＭｎ原料とを同時に供給しながら前記第１の膜を形成する付記４に記載の半導体装置の製造方法。
【００７２】
（付記６）
前記工程ｂ２において、Ｃｕ原料とＭｎ原料とを交互に供給しながら前記第１の膜を形成する付記４に記載の半導体装置の製造方法。
【００７３】
（付記７）
前記工程ｂ３において、前記第１の膜を電極として、前記導電材料を電解めっきすることにより、前記凹部内に該導電材料を充填する付記４〜６のいずれかに記載の半導体装置の製造方法。
【００７４】
（付記８）
前記工程ｂ３において、前記工程ｂ２でのＣＶＤ法による前記第１の膜の堆積をそのまま継続することにより、前記凹部内にＣｕ及びＭｎを含む該導電材料を充填する付記４に記載の半導体装置の製造方法。
【００７５】
（付記９）
前記工程ｂ３が、
前記第１の膜の上に、スパッタリング法により、Ｃｕからなる第２の膜を形成する工程と、
前記第２の膜を電極として、Ｃｕを主成分とする導電材料を電解めっきする工程と
を含む付記４に記載の半導体装置の製造方法。
【００７６】
（付記１０）
（ｃ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ｃ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、スパッタリング法によりＣｕ及びＭｎを含む第１の膜を形成する工程と、
（ｃ３）前記第１の膜の上に、ＣＶＤ法により、Ｃｕを主成分とする導電材料からなる第２の膜を形成する工程と、
（ｃ４）前記凹部内に、Ｃｕを主成分とする導電材料を充填する工程と
を有する半導体装置の製造方法。
【００７７】
（付記１１）
前記工程ｃ４において、前記第２の膜を電極として、前記導電材料を電解めっきする付記１０に記載の半導体装置の製造方法。
【００７８】
（付記１２）
半導体基板の上に、Ｍｎ原料とＣｕ原料とを同時に供給しながら、ＣＶＤ法により、ＣｕとＭｎとを含む合金を堆積させる半導体装置の製造方法。
【００７９】
（付記１３）
前記Ｍｎ原料として、ビスメチルシクロペンタジエニルマンガニーズまたはビスイソプロピルシクロペンタジエニルマンガニーズを用いる付記１２に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８０】
【図１】実施例による半導体装置の製造方法により製造される半導体装置の断面図である。
【図２】第１〜第８の実施例による半導体装置の製造方法で採用される下地膜及び導電部材の材料と成膜方法を示す図表である。
【図３−１】第１の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【図３−２】第１の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【図４】実施例による半導体装置の製造方法で使用されるＣＶＤ装置の概略図である。
【図５】第５の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【図６】第７の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【図７】第９の実施例による半導体装置の製造方法を説明するための製造途中段階の装置の断面図である。
【符号の説明】
【００８１】
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳＦＥＴ
４、１０、２１、２３、５１、５３ 層間絶縁膜
５Ａ バリアメタル膜
５Ｂ 導電プラグ
６、２０、５０ キャップ膜
１１ 配線
２２、５２ エッチングストッパ膜
２４、５４ ビアホール
２５、５５ 配線溝
３０、６０ 導電部材
３２ 第１の膜
３３ 第２の膜
３４ 導電部材
３５ バリア層
３６ 被覆膜
４０ 下地膜
１００ チャンバ
１０１ 基板ステージ
１０２ ヒータ
１０３ 真空ポンプ
１０４ シャワーヘッド
１０５ 気化器
１０６ マスフローコントローラ
１１０、１１１、１１２ ガス流路
１１６、１１７、１１８ バルブ
【特許請求の範囲】
【請求項１】
（ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ａ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する工程と、
（ａ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
（ａ４）前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
【請求項２】
前記工程ａ３が、
前記第１の膜の表面を覆うように、ＣＶＤ法またはスパッタリング法により、Ｃｕからなる第２の膜を形成する工程と、
前記第２の膜を電極として、Ｃｕを主成分とする導電材料を電解めっきする工程と
を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程ａ３において、Ｃｕを主成分とする導電材料をＣＶＤ法により堆積させることにより、前記凹部内に該導電材料を充填する請求項１に記載の半導体装置の製造方法。
【請求項４】
（ｂ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ｂ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｃｕ及びＭｎを含む第１の膜を形成する工程と、
（ｂ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
（ｂ４）前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
【請求項５】
前記工程ｂ３において、前記工程ｂ２でのＣＶＤ法による前記第１の膜の形成をそのまま継続することにより、前記凹部内にＣｕ及びＭｎを含む該導電材料を充填する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程ｂ３が、
前記第１の膜の上に、スパッタリング法により、Ｃｕからなる第２の膜を形成する工程と、
前記第２の膜を電極として、Ｃｕを主成分とする導電材料を電解めっきする工程と
を含む請求項４に記載の半導体装置の製造方法。
【請求項７】
（ｃ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ｃ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、スパッタリング法によりＣｕ及びＭｎを含む第１の膜を形成する工程と、
（ｃ３）前記第１の膜の上に、ＣＶＤ法により、Ｃｕを主成分とする導電材料からなる第２の膜を形成する工程と、
（ｃ４）前記凹部内に、Ｃｕを主成分とする導電材料を充填する工程と
を有する半導体装置の製造方法。
【請求項８】
前記工程ｃ４において、前記第２の膜を電極として、前記導電材料を電解めっきする請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板の上に、Ｍｎ原料とＣｕ原料とを同時に供給しながら、ＣＶＤ法により、ＣｕとＭｎとを含む合金を堆積させる半導体装置の製造方法。
【請求項１０】
前記Ｍｎ原料として、ビスメチルシクロペンタジエニルマンガニーズまたはビスイソプロピルシクロペンタジエニルマンガニーズを用いる請求項９に記載の半導体装置の製造方法。
【請求項１】
（ａ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ａ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｍｎからなる第１の膜を形成する工程と、
（ａ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
（ａ４）前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
【請求項２】
前記工程ａ３が、
前記第１の膜の表面を覆うように、ＣＶＤ法またはスパッタリング法により、Ｃｕからなる第２の膜を形成する工程と、
前記第２の膜を電極として、Ｃｕを主成分とする導電材料を電解めっきする工程と
を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程ａ３において、Ｃｕを主成分とする導電材料をＣＶＤ法により堆積させることにより、前記凹部内に該導電材料を充填する請求項１に記載の半導体装置の製造方法。
【請求項４】
（ｂ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ｂ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、ＣＶＤ法により、Ｃｕ及びＭｎを含む第１の膜を形成する工程と、
（ｂ３）前記第１の膜の上に、Ｃｕを主成分とする導電材料を堆積させるとともに、前記凹部内に該導電材料を充填する工程と
（ｂ４）前記半導体基板をアニールする工程と
を有する半導体装置の製造方法。
【請求項５】
前記工程ｂ３において、前記工程ｂ２でのＣＶＤ法による前記第１の膜の形成をそのまま継続することにより、前記凹部内にＣｕ及びＭｎを含む該導電材料を充填する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程ｂ３が、
前記第１の膜の上に、スパッタリング法により、Ｃｕからなる第２の膜を形成する工程と、
前記第２の膜を電極として、Ｃｕを主成分とする導電材料を電解めっきする工程と
を含む請求項４に記載の半導体装置の製造方法。
【請求項７】
（ｃ１）半導体基板の上に形成された絶縁膜に凹部を形成する工程と、
（ｃ２）前記凹部の内面、及び前記絶縁膜の上面を覆うように、スパッタリング法によりＣｕ及びＭｎを含む第１の膜を形成する工程と、
（ｃ３）前記第１の膜の上に、ＣＶＤ法により、Ｃｕを主成分とする導電材料からなる第２の膜を形成する工程と、
（ｃ４）前記凹部内に、Ｃｕを主成分とする導電材料を充填する工程と
を有する半導体装置の製造方法。
【請求項８】
前記工程ｃ４において、前記第２の膜を電極として、前記導電材料を電解めっきする請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板の上に、Ｍｎ原料とＣｕ原料とを同時に供給しながら、ＣＶＤ法により、ＣｕとＭｎとを含む合金を堆積させる半導体装置の製造方法。
【請求項１０】
前記Ｍｎ原料として、ビスメチルシクロペンタジエニルマンガニーズまたはビスイソプロピルシクロペンタジエニルマンガニーズを用いる請求項９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３−１】
【図３−２】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３−１】
【図３−２】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−６７１０７（Ｐ２００７−６７１０７Ａ）
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００５−２５００４６（Ｐ２００５−２５００４６）
【出願日】平成１７年８月３０日（２００５．８．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１７年８月３０日（２００５．８．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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