【課題】隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することを目的としている。
【解決手段】フラッシュメモリの隣接ワードライン間を埋め込む絶縁膜としてＯ_３−ＴＥＯＳ膜が埋め込まれており、特にビットライン上の隣接ワードライン間が下地依存性を有するＯ_３−ＴＥＯＳ膜１０９によってシームレスに埋め込まれていることを特徴としている。 （もっと読む）

【課題】製造工程数の大幅な増加を招くことなく、Ｐ型および／またはＮ型のＭＯＳＦＥＴのチャネル領域に適した応力を加えることができる、半導体装置およびその製造方法を提供することである。
【解決手段】半導体層２の表層部には、素子分離部６が形成されている。ＰＭＯＳＦＥＴ形成領域５における半導体層２の表面上には、ゲート絶縁膜１０、ゲート電極１１およびこれらの周囲を取り囲むサイドウォール１２が形成され、ＮＭＯＳＦＥＴ形成領域４における半導体層２の表面上には、ゲート絶縁膜１８、ゲート電極１９およびこれらの周囲を取り囲むサイドウォール２０が形成されている。サイドウォール１２は、半導体層２の表面に接する基部１３と、基部１３上に形成され、基部１３の周縁よりも側方に張り出した本体部１４とを含んでいる。 （もっと読む）

【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】工程数の増加や前後のプロセスへの影響を抑えて、ｎ型ＭＯＳ−ＦＥＴ、ｐ型ＭＯＳ−ＦＥＴのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板ｗと、半導体基板ｗに形成されたソース領域１２ａおよびドレイン領域１３ａと、半導体基板ｗ上のソース領域１２ａ、ドレイン領域１３ａ間に形成されたゲート電極１６と、半導体基板ｗおよびゲート電極１６上に形成された層間膜１８と、層間膜１８に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜２２ａ、２２ｂを有し、半導体基板ｗおよびゲート電極１６と離間するように形成されたダミーフローティングパターン２２を備える。 （もっと読む）

【課題】電極の接触抵抗の低減によって高性能化した半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と半導体基板を反応させて、前記ゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に、第２の金属を偏析させて界面層を形成する工程を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 配線上のコンタクトプラグを導通不良なく形成することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 基板上に配線を形成する工程と、配線上に第１の膜を形成する工程と、第１の膜上に第２の膜を形成する工程と、第２の膜上に第２の膜よりもエッチング耐性が低い材料によって第３の膜を形成する工程と、配線上の第２の膜上に第３の膜の端部を有し端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域を形成する工程と、第２の膜又は第３の膜上に層間絶縁膜を形成する工程と、形状を有する領域において配線に接続するコンタクトプラグを形成する工程と、を含む。 （もっと読む）

【課題】
ビルディングブロック方式では、電源ライン及びグランドラインの配置によって、半導体集積回路装置の微細化が困難であった。
【解決手段】
アナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、電源ラインは、電子回路ブロックを構成する半導体素子上の領域を含んで配置され、グランドラインは、電子回路ブロック間に位置する分離領域上に形成され、グランドラインは、コンタクト孔において分離領域とコンタクトされる。 （もっと読む）

【課題】通常のウィンドウ開口と自己整合接点ウィンドウ開口を同時に開ける方法を提供すること。
【解決手段】フィールド酸化物領域と、そこから離間した活性領域とを有するシリコン製基板と、フィールド酸化物領域と、活性領域にそれぞれ関連して、第１と第２の自己整合接点ウィンドウ開口内にそれぞれ形成された第１と第２の自己整合接点と、フィールド酸化物領域の上で、かつ前記第１自己整合接点ウィンドウ開口の下に形成されたダミーのポリシリコンランディングパッドと、ダミーのポリシリコンランディングパッドの上に形成された動作用ポリシリコンランディングパッドとを有する。 （もっと読む）

【課題】液晶装置等の電気光学装置において、電蝕の発生を防止すると共に発熱を抑制する。
【解決手段】電気光学装置は、基板（１０）上に、複数の画素電極（９ａ）と、画素電極の下地として配置された絶縁膜（４３）と、絶縁膜に開孔されたコンタクトホール（８５）を介して画素電極に電気的に接続された第１導電膜（９３）とを備える。更に、画素電極より下層側且つ絶縁膜より上層側に、基板上で平面的に見て、コンタクトホールに重なるように島状に形成された第２導電膜（４１０）とを備える。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間のビット線コンタクトのコンタクトホール形成を確実にできるようにする。
【解決手段】シリコン基板１にメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極ＭＧ、ＳＧが形成されたもので、金属シリサイド膜８を形成した後、上面にシリコン窒化膜１４を形成する。シリコン窒化膜１４は、ゲート電極ＭＧ、ＳＧの上面の膜厚に比して、ゲート電極ＳＧ−ＳＧ間の対向する側壁に厚い膜厚のスペーサ状の部分１４ｓを有する形状に形成する。ビット線コンタクトのコンタクトホール１６は、パターン幅Ａに対して、シリコン窒化膜１４の凹部１４ｅで自己整合的に幅Ｂに狭められホール下部１６ｂが形成され、確実にコンタクトプラグ１７を形成できる。 （もっと読む）

【課題】ゲート形成溝内に埋め込んで形成される金属系ゲート電極を有するトランジスタ群と抵抗とを有する半導体装置で、抵抗値のばらつきをなくした抵抗形成を可能とする。
【解決手段】半導体基板１１に、第１トランジスタ群と、これよりも低い動作電圧の第２トランジスタ群と、抵抗３とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介してシリコン系材料層７１で形成された第１ゲート電極１５を有し、第２トランジスタ群は、半導体基板１１上の第１層間絶縁膜３８に形成したゲート形成溝４２内に第２ゲート絶縁膜４３を介して金属系ゲート材料を埋め込むように形成された第２ゲート電極４７、４８を有し、抵抗３は、半導体基板１１上に絶縁膜６１を介してシリコン系材料層７１と同一層で形成された抵抗本体部６２と、この上部に形成された抵抗保護層６３を有することを特徴とする。 （もっと読む）

【課題】絶縁樹脂層を介して第一配線と第二配線とが重ねて配され、局所的にそれらの重なり方向から見て交差部が存在する構造とした半導体パッケージにおいて、交差部の前後でビアやパッドを必要とせず、ひいては省スペース化が図れる構造とした半導体パッケージを提供することを第一の目的とする。
【解決手段】基板１の一面に配した絶縁樹脂層３内にあり、絶縁樹脂層３を介して下から順に配される第一配線２ｂと第二配線２ａは、その重なり方向から見て交差部を形成する半導体パッケージであって、前記交差部を除いた第一配線２ｂの上面と、第二配線２ａの上面とは、絶縁樹脂層３から露呈し、かつ、第一配線２ｂは、その厚み方向にシード層を２つ以上有することを特徴とする。 （もっと読む）

【課題】半導体装置のテスト構造物及び半導体装置を提供する。
【解決手段】半導体装置のテスト構造物は、トランジスタ１５０、ダミートランジスタ１６０、及びパッドユニットを具備する。トランジスタ１５０は、基板の第１アクティブ領域１２０上に形成される。ダミートランジスタ１６０は、基板の第２アクティブ領域１３０上に形成され、トランジスタ１５０に接続される。パッドユニットは、トランジスタ１５０に接続される。ダミートランジスタ１６０により、トランジスタ１５０が受けるプラズマダメージが減少する。 （もっと読む）

【課題】ダマシンゲートプロセスにおいて、ゲート電極用溝形成時に層間絶縁膜が後退せず、短絡の原因となる導電層の残渣が発生しない半導体装置の製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０にダミーゲート絶縁膜１２とダミーゲート電極１３を形成し、ダミーゲート電極をマスクとして基板にソース・ドレイン領域１９を形成し、酸化シリコンよりフッ酸耐性を有する絶縁性材料によりダミーゲート電極より厚い膜厚でダミーゲート電極を被覆して第１絶縁膜２１を形成し、その上に第１絶縁膜と異なる絶縁性材料で第２絶縁膜２２を形成し、第２絶縁膜の上面から第１絶縁膜の頂部、さらにダミーゲート電極が露出するまで第１絶縁膜と第２絶縁膜とを平坦化除去し、ダミーゲート電極及びダミーゲート絶縁膜を除去し、得られるゲート電極用溝の底部にゲート絶縁膜を形成し、その上にゲート電極を形成し、電界効果トランジスタとする。 （もっと読む）

【課題】微細化された半導体マスクを製造する方法を提供する。
【解決手段】最初に、一連のラインを含む犠牲マスクを有する半導体スタックが提供される２０２。犠牲マスクの一連のラインの側壁に近接するスペーサラインを有するスペーサマスクが形成される２０４。スペーサマスクはまた、スペーサライン間に介挿ラインも有している。最後に、犠牲マスクを除去して、スペーサマスクのみとする。介挿ラインを有するスペーサマスクは、犠牲マスクの一連のラインの頻度を３倍にする。 （もっと読む）

【課題】層間絶縁膜のＣＭＰ時にクラックが発生することを抑制するとともに、クラックが発生しても、クラックによる影響を排除できる半導体装置の製造方法を提供する。
【解決手段】半導体基板上全面を覆うようにオゾンＴＥＯＳ膜７を形成した後、オゾンＴＥＯＳ膜７上にプラズマＴＥＯＳ膜８を形成する。その後、プラズマＴＥＯＳ膜８の素子形成領域ＦＲと素子非形成領域ＮＦＲとの間での高低差を低減するようにＣＭＰを施す。次に、プラズマＴＥＯＳ膜８を所定の厚さ全面的にエッチングして平坦化する。 （もっと読む）

【課題】ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することが半導体装置及びその製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０とゲート電極２１が形成され、ゲート電極の両側部における半導体基板にソース・ドレイン領域１３が形成されて、電界効果トランジスタが構成されており、電界効果トランジスタを被覆して第１絶縁膜２６が形成され、第１絶縁膜においてソース・ドレイン領域に達するようにコンタクトホールＣＨ_ＳＤが開口され、コンタクトホール内にコンタクトプラグ（２８，２９，３０）が埋め込まれ、第１絶縁膜の上層に第２絶縁膜（３１，３３）が形成されており、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去され、ゲート電極の側面とコンタクトプラグの側面を含む面から空隙Ｖが構成されている構成とする。 （もっと読む）

【課題】材料や形成されたパターンが異なる複数の層が積層された構造の半導体装置において、ＣＭＰ法による研磨処理やＳＯＧ膜成膜による平坦化処理を行わなくても平坦化でき、さらに基板材料を選ばず、簡便に平坦化を行う方法を提供することを課題とする
【解決手段】異なる層が複数積層されて形成された半導体装置において、絶縁膜に開口部を形成し、その開口部内に配線（電極）または半導体層を形成することにより、絶縁膜および配線（電極）または半導体層上に形成される絶縁膜に対してＣＭＰ法による研磨処理またはＳＯＧ膜の成膜による平坦化を行わなくても表面の平坦化を行うことができる。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性半導体記憶装置において、製造時にメモリセルを紫外線から保護する紫外線遮光膜を安定して形成できるようにする。
【解決手段】半導体基板１の上部にＸ方向に延びるビット線拡散層９と、半導体基板１の上にＹ方向に延びると共に電荷トラップ膜４及びゲート電極５からなるゲート構造体とを有する不揮発性半導体記憶装置に、ビット線拡散層３と接続される第１のコンタクト９が形成された第１の層間絶縁膜８と、該第１の層間絶縁膜８の上に形成された紫外線遮光膜１０及び第２の層間絶縁膜１１を貫通して下端部が第１のコンタクト９と接し且つ上端部が金属配線１３と接続される第２のコンタクト１２とを設ける構成とする。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）