【課題】強誘電体キャパシタの下部電極とバリアメタル膜との間の酸化膜の形成を防止する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、トランジスタＴのソース／ドレイン拡散層１１に接続するように形成された第１、第２のビアコンタクト２３、２４と、バリアメタル膜３１を介して第１、第２のビアコンタクト２３、２４に接続された強誘電体キャパシタＣとを備える。強誘電体キャパシタＣは、バリアメタル膜３１上に設けられた下部電極３２と、強誘電体膜３３と、上部電極３４とを備える。下部電極３２は、錐台形状の上部３２２と、この上部３２２に比べ水平方向に突出した鍔部を有する底部３２１とからなり、下部電極３２の底部３２１は、バリアメタル膜３１の上面を全て覆い、バリアメタル膜３１の端面、鍔部の端面、及び強誘電体膜３３の端面が水平方向において整合している。 （もっと読む）

【課題】トランジスタ３１１などの周辺回路素子に関して水素化処理を好適に実施し撮像画像の画像品質を向上する。
【解決手段】第３の絶縁膜５１３にコンタクトホールＣＨを形成する際のエッチング処理にて、第２の絶縁膜５１２が、エッチングストッパー層として機能するように、第２の絶縁膜５１２を形成する。ここでは、上記のエッチング処理の実施前に、周辺回路ＳＫを構成する周辺回路素子の上方においてコンタクトホールを形成する部分を被覆し、その部分以外の部分が開口するように、第２の絶縁膜５１２をパターン加工する。 （もっと読む）

【課題】ゲート電極との短絡を抑えたセルフアラインコンタクトを有する、製造コストの低い半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。 （もっと読む）

【課題】半導体界面のダングリングボンドを終端させて、リーク電流が少ない半導体装置の製造方法を提供する。
【解決手段】ボンディングパッド４０が設けられる最上層の配線層３９の上に、フッ素を含んだ介在層４１としてＣＶＤ法によりよって形成されたフッ素含有酸化シリコン膜（ＳｉＯＦ）を設ける。この上にパッシベーション膜４２としてプラズマＣＶＤ法により形成した窒化シリコン膜を設け、フッ素に対するバリアとする。この後熱処理を行い、フッ素をシリコン基板の表面に拡散させる。 （もっと読む）

【目的】層間絶縁膜内の電荷による電界への影響を緩和して、素子のリーク電流の減少と耐圧の向上を図ることができる半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜をＳｉＨ₄とＮ₂Ｏから形成される堆積酸化膜２ａとＴＥＯＳとＯ₂から形成されるＴＥＯＳ酸化膜２ｂとの二層の複合膜とすることで、ＴＥＯＳ酸化膜２ｂ中の電荷５による電界への影響を堆積酸化膜２ａで緩和できて、素子のリーク電流が低減され、耐圧が向上する。その結果、良品率を向上させることができる。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）

【課題】第１領域におけるライナー膜の膜厚と、第２領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止する。
【解決手段】ゲート構造体Ｇｂが密に配置された第１領域におけるライナー膜２２ｂ及び層間絶縁膜２３に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホール２８ｒを形成する。次に、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホール３４ｒを形成する。次に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する。第１の膜厚と第２の膜厚とは、同等である。 （もっと読む）

【課題】幅の狭い溝状領域への層間絶縁膜の形成にポリシラザンを用いた場合のシリコン酸化膜への改質が良好に行われる半導体装置及びその製造方法を提供する。
【解決手段】上面及び側面をキャップ絶縁膜１０７及びサイドウォール絶縁膜１０８で覆われた複数のビット線１０６間に形成された溝状領域１０９と、Ｎ（窒素）よりもＯ（酸素）を多く含み溝状領域１０９の内表面を連続的に覆うＳｉＯＮ膜１０と、ＳｉＯＮ膜１０を介して溝状領域１０９内に埋め込まれ、ポリシラザンを改質することによって形成されたシリコン酸化膜１１とを備える。 （もっと読む）

【課題】貫通孔(接続孔)内に形成された絶縁膜上に設けられる配線層と半導体基板との間の電気的絶縁性の不良の発生が低減された半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の一方の面上に第１の絶縁層１２を介して位置する第１の配線層１３と、半導体基板の他方の面から第１の配線層に至る接続孔１９を形成する。接続孔の側面から他方の面に亘って半導体基板上に位置し、接続孔内で第１の配線層に接する第２の絶縁層１４を形成する。接続孔の側面上から他方の面上に亘って第２の絶縁層上に位置し、接続孔内で第１の配線層に接する第２の配線層１６を形成する。この形成において、第２の絶縁層を、膜質の異なる２種の絶縁膜１４ａ、１４ｂ又はそれ以上の絶縁膜の積層体から構成する。 （もっと読む）

【課題】コバルト前駆体の使用効率の高い、化学気相成長方法によるコバルト膜の形成方法を提供すること。
【解決手段】上記コバルト膜の形成方法は、基体上にコバルト膜を形成する方法であって、少なくとも（Ａ）一酸化炭素を含む気体の存在下でコバルトカルボニル錯体を昇華する工程と（Ｂ）基体上にコバルトカルボニル錯体の昇華物を供給してコバルトに変換する工程とを含むことを特徴とする方法である。 （もっと読む）

【課題】コバルト前駆体の保存安定性に優れ、長期保存後に化学気相成長法に供した場合であっても昇華残存物の少ないコバルト前駆体組成物及びコバルト前駆体の使用効率の高い、化学気相成長法によるコバルト膜の形成方法を提供すること。
【解決手段】上記組成物は、コバルトカルボニル錯体及び溶媒を含有する組成物であって、前記溶媒に溶存する一酸化炭素の濃度が０．００１〜１重量％であることを特徴とする。上記方法は、上記のコバルトカルボニル錯体組成物に由来するコバルトカルボニル錯体を昇華して基体上に供給し、該基体上で該コバルトカルボニル錯体をコバルトに変換することを特徴とする。 （もっと読む）

【課題】段差上に被覆された被エッチング膜を大幅にオーバーエッチングすることなく、エッチング残渣を除去することができるとともに、下地酸化膜を薄膜化することができる半導体装置の製造方法を提供する。
【解決手段】配線パターンが形成された半導体基板上に酸化膜を被覆する工程と、酸化膜上に導電材料の被エッチング膜を被覆する工程と、炭素を含まず硫黄を含む化合物を添加して、被エッチング膜を酸化膜に対して選択性を持たせつつプラズマエッチングしてパターニングする工程とを含む。 （もっと読む）

【課題】成膜時に生じる反りを緩和しうる電子デバイスの製造方法を提供する。
【解決手段】まず、４Ｈ−ＳｉＣ基板１０の第１面１０ａの上に、第１タングステン膜１１を堆積する。堆積は、基板温度を４００℃〜６００℃に保持した状態で、スパッタによって行われる。スパッタ後に室温まで冷却すると、基板全体が上方に凹になるように反る。その後、４Ｈ−ＳｉＣ基板１０の第２面１０ｂの上に、同じ材質、厚さの第２タングステン膜１２を堆積する。４Ｈ−ＳｉＣ基板１０に対する，第１，第２タングステン膜１１，１２の収縮による応力が互いに釣り合い、反りがなくなる。その後、平坦な基板上にレジスト膜Ｒｅを形成して、第１タングステン膜１１から注入マスク１１ａを形成する。正確な注入マスク１１ａを用いて、高い精度で不純物拡散領域１５を形成する。 （もっと読む）

【課題】パッド部の配置に制限を受けることなく、ＷＬＰインダクタの形状や配置を自由に設計可能で、更なる小型化等に寄与する半導体パッケージを提供する。
【解決手段】本発明の半導体パッケージ１は、半導体基板１１に第一導電層１２、第一絶縁層１５、第二導電層１６、第二絶縁層１７、第三導電層１８を順に重ねてなる。第一導電層による第一電極の一方１２ａと他方１２ｂ、第二導電層による第一導電部１６ａとインダクタ配線１６ｂ、および第三導電層による第四導電部（オーバーパス構造部）１８ａ、からなる一連の回路がインダクタ部αを構成する。第一導電層による第二電極の一方１２ｃ（他方１２ｄ）が第二導電層による第二導電部１６ｃ（第三導電部１６ｄ）を通して第三導電層による第五導電部１８ｃ（第六導電部１８ｄ）と電気的に接続され、第五導電部および第六導電部の一部が半田バンプ２０ｃ（２０ｄ）のパッド部１８ｃ’（１８ｄ’）をなす。 （もっと読む）

【課題】層間絶縁膜に開口した凹部の底部及び側壁から層間絶縁膜上面にかけて形成した導電膜を、導電膜形成後の凹部内に保護絶縁膜を形成すること無しに層間絶縁膜上面の導電膜のみを選択的に除去する方法を提供する。
【解決手段】導電膜のドライエッチングに際して、その最中に前記凹部内の開口部近傍にデポジション膜が形成されるようにエッチング条件を選択して行う。 （もっと読む）

【課題】半導体装置の使用時において熱による反りを抑制し、半導体装置の信頼性を向上させる。
【解決手段】縦型ＭＯＳトランジスタを構成する半導体基板１０の表面上に、ソース領域と接続したソースパッド電極１８が形成されている。ソースパッド電極１８には、メッキ法により形成された表面電極２３が形成されている。表面電極２３にはバンプ電極３１が接続されており、表面電極２３は、バンプ電極３１を露出する保護膜２６に覆われている。一方、半導体基板１０の裏面上には、ドレイン領域と接続した裏面電極３０が形成されている。表面電極２３と裏面電極３０は、同じ線膨張係数を有した金属、好ましくは銅からなる。また、表面電極２３と裏面電極３０は、好ましくは同じ厚さ、あるいは略同じ厚さを有している。 （もっと読む）

【課題】基板実装による誘導素子（インダクタ）の特性劣化を抑制できる半導体装置を提供する。
【解決手段】一方の面に電極１１ａ，１１ｂが設けられた半導体基板１０と、電極１１ａ，１１ｂと整合する位置に第１の開口部を有する第１の絶縁樹脂層１２と、第１の開口部を介して電極１１ａ，１１ｂと導通した第１の配線層１３ａ，１３ｂと、第１の開口部と異なる位置に第２の開口部を有する第２の絶縁樹脂層１４と、第２の絶縁樹脂層１４上に設けられ、かつ誘導素子１５ｃを有する第２の配線層１５と、第２の絶縁樹脂層１４および第２の配線層１５の上において少なくとも誘導素子１５ｃを覆う電気絶縁性を有する磁性体層１９と、第２の配線層１６に導通する実装用端子１７とを備える半導体装置。 （もっと読む）

【課題】本発明は、画素部のＭＯＳトランジスタ上で異なる２層のシリサイドブロック膜の一部が重なるように形成して、白傷、暗電流を低減することを可能にする。
【解決手段】半導体基板１１に、光電変換部２１を備えた画素部１２とその周辺に形成された周辺回路部１３を有し、画素部１２のゲート電極３２の側壁にサイドウォール形成膜で形成された第１サイドウォール３３と、周辺回路部１３のゲート電極５２の側壁にサイドウォール形成膜で形成された第２サイドウォール５３と、光電変換部２１上および画素部１２のＭＯＳトランジスタ３０の一部上にサイドウォール形成膜で形成された第１シリサイドブロック膜７１と、画素部１２のＭＯＳトランジスタ３０上に、第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有し、第１、第２シリサイドブロック膜７１、７２で画素部１２のＭＯＳトランジスタ３０上が被覆されている。 （もっと読む）

【課題】電気的な接続が良好であるとともに、半導体素子部にダメージが生じるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置１は、トランジスタを含む半導体素子部２０と、金属配線層４および６と、金属配線層４および６の間に配置された層間絶縁膜５とを備える。金属配線層６は、ボンディングパッド部６ａを含み、ボンディングパッド部６ａは、層間絶縁膜５を介して、半導体素子部２０と重なるように配置され、層間絶縁膜５は、少なくともボンディングパッド部６ａの真下の領域、および、半導体素子部の真上の領域に配置される平坦な上面を有するポリイミド膜５ｂを含む。 （もっと読む）

【課題】側壁転写プロセスにおいて側壁パターンの曲がりを抑制する。
【解決手段】側壁パターンをマスクとする下地絶縁膜の加工を、フルオロカーボン系のガスを用いたドライエッチングにより行い、その際に、側壁をなすシリコン膜の膜厚をｘｎｍとすると、Ｖｄｃ＜４６ｘ−８９０の関係式を満たす自己バイアス電圧Ｖｄｃを基板に印加する。 （もっと読む）