【課題】温度が上昇するほど電子又はホールの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板中のＰウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｐウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層２０を備えたＮ型の絶縁ゲート型電界効果トランジスタＮ１と、半導体基板中のＮウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｎウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層３０を備えたＰ型の絶縁ゲート型電界効果トランジスタＰ１とを具備する。 （もっと読む）

【課題】 デュアルダマシン法を用いて銅の埋め込み配線および接続プラグを形成するとき、接続プラグ中のボイド発生を防止する。
【解決手段】 Ｌｏｗ−ｋ膜１３、１５、ＥＬＫ膜１４、ＴＥＯＳ膜１６からなる層間絶縁膜にプラグとなる接続孔１９ａを形成した後、酸素プラズマ処理を行って変質層２０を形成し、この層を薬液処理により選択的に除去すると、ＥＬＫ膜１４が多孔質であることに起因してその側壁２１にＬｏｗ−ｋ膜１３、１５などより大きい角度のテーパーが形成される。次に配線埋め込み用の溝の底面がＥＬＫ膜１４中にくるように形成して、プラグ開口の入口が広がる形状にした後、銅膜を埋め込む。 （もっと読む）

【課題】多層配線間で形成される寄生容量を低減することを目的の一とする。
【解決手段】画素、メモリ部、又はＣＭＯＳ回路等に配置されたトランジスタのチャネル形成領域２１３、２１４と重なる第１の配線（ゲート電極）の一部または全部と第２の配線（ソース線またはドレイン線）１５４、１５７とを重ねる。また、ゲート電極と第２配線１５４、１５７の間には第１の層間絶縁膜１４９及び第２の層間絶縁膜１５０ｃを設け、寄生容量を低減した半導体装置である。 （もっと読む）

【課題】高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置において、この不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができる不揮発性記憶装置を提供する。
【解決手段】ビット線ＢＬのいずれかに接続される複数のビット線コンタクトＢＣと、ワード線ＷＬに接続される複数のワード線コンタクトＷＣと、を備え、ビット線コンタクトＢＣとワード線コンタクトＷＣは、複数のメモリ層の形成位置に対応するコンタクト層を貫通して形成される複数のコンタクト部８１〜８３と、高さ方向に隣接するコンタクト部８１〜８３間を接続する接続配線部４１−１，４１−２と、を有し、接続配線部４１−１，４１−２は、ビット線コンタクトＢＣとワード線コンタクトＷＣとで同じ高さのコンタクト層に形成される。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】開口不良や形状の精度に優れたコンタクトホールを有する半導体素子の提供。
【解決手段】基板４と、基板４上に第１配線パターン２と、基板４の第１配線パターン２を有する側の面に層間絶縁膜６，８と、層間絶縁膜６，８上に第２配線パターンと、を有し、且つ層間絶縁膜６，８に第１配線パターン２および第２配線パターンを連結するためのコンタクトホールＣＨを備え、基板４の単位面積あたりにおいて第１配線パターン２が存在する比率（密度）が、より高い領域と、より低い領域とを有し、前記比率がより低い領域におけるコンタクトホールＣＨの開口面積が、より高い領域におけるコンタクトホールＣＨの開口面積よりも小さい半導体素子。 （もっと読む）

【課題】電界メッキ法やＣＭＰ法を使わないことで製造コストを落として配線を形成する半導体装置の作製方法を提供する。
【解決手段】絶縁膜を形成する工程と、絶縁膜上にマスクを形成する工程と、選択的にエッチングして絶縁膜に開口部を形成する工程と、マスク上および開口部に第１導電膜を形成する工程と、液滴吐出法により開口部の第１導電膜上に導電材料を含む液滴を滴下する工程と、レーザー光を選択的に照射して導電材料を加熱して第２導電層を形成する工程と、マスク上および第２導電層上に第３導電膜を形成する工程と、マスクを除去すると同時にマスク上に形成された第１導電膜および第３導電膜を除去し、第１導電層および第３導電層を形成する工程とを有する半導体装置の作製方法を提供する。 （もっと読む）

【課題】ヒューズ用開口部からガードリング外への水分等の伝達をより強固に防止する。
【解決手段】下地絶縁膜３上に第１シリコン膜パターンからなるシリコンヒューズとシリコン配線パターン７が形成されている。第１シリコン膜パターンとは別途形成された第２シリコン膜パターンからなり、上方から見てヒューズ５の周囲を取り囲み、一部分がシリコン配線パターン７上を跨いで下地絶縁膜上に環状に形成されたシリコンガードリング１１が形成されている。シリコンガードリング１１と交差している部分のシリコン配線パターン７表面にシリコン表面絶縁膜９が形成されている。シリコン配線パターン７とシリコンガードリング１１はシリコン表面絶縁膜９により互いに絶縁されている。シリコンガードリング１１上に金属材料からなる環状のガードリング１７，１９，２５，２７が上方から見てヒューズ５の周囲を取り囲んで形成されている。 （もっと読む）

【課題】 本発明の課題は、取り扱いが容易で、且つ酸化的熱分解が起こり易いジアルキルアミノ基を有する気相成長シリコン原料を提供することにある。
【解決手段】 本発明の課題は、ジアルキルアミノ基を有する気相成長用シリコン原料によって解決される。 （もっと読む）

【課題】第１の配線と第２の配線との交差部に整流素子と不揮発性記憶素子を有する不揮発性記憶装置で、従来に比して高さを抑えることができる不揮発性記憶装置を提供する。
【解決手段】第１の方向に延在するビット線ＢＬと、ビット線ＢＬとは異なる高さに形成され、第２の方向に延在するワード線ＷＬと、ビット線ＢＬとワード線ＷＬとが交差する位置にビット線ＢＬとワード線ＷＬの間に挟持されるように配置される抵抗変化型メモリセルと、を備え、抵抗変化型メモリセルは、抵抗変化素子２０がＮ型半導体層１０とＰ型半導体層３０で挟まれた構造を有する。 （もっと読む）

【課題】基板の表裏を導通する導通部における電気特性を向上した貫通電極基板及びそれを用いた半導体装置を提供すること。
【解決手段】本発明の貫通電極基板１００は、表裏を貫通する貫通孔１０４を有する基板１０２と、貫通孔１０４内に充填される金属材料を含む導通部１０６と、を備え、導通部１０６の一端は、導通部１０６の他端より面積重み付けした平均結晶粒径が大きい金属材料を少なくとも含む。また、導通部１０６は、結晶粒径が１３μｍ以上の金属材料を含む。 （もっと読む）

【課題】ウエハを貫く貫通電極でウエハ上のデバイスを接続し、ウエハを貼り合わせて高集積で高機能の半導体装置を製造するとき、貫通電極とウエハを絶縁分離する工程とバンプを形成する工程、バンプを接続する工程があった。これらの工程を省きチップを積層した半導体装置の原価を低減することが課題であった。
【解決手段】ウエハを貫くリング状の孔にシリコン酸化膜を埋め込み、これの中の貫通電極を形成することでウエハと貫通電極を絶縁分離した。この方法で工程数が少なくなった。 （もっと読む）

【課題】導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取る。
【解決手段】半導体装置１０は、第１のシリコンピラー１４Ａと、第１のシリコンピラー１４Ａの上面に設けられ、導電性材料が充填されたスルーホール３０ａを有する層間絶縁膜３０と、スルーホール３０ａの上側開口部に設けられた第１の拡散層コンタクトプラグＤＣ１とを備え、スルーホール３０ａの下側開口部の面積は前記第１のシリコンピラー１４Ａの上面の面積に等しくなっているとともに、スルーホール３０ａの上側開口部の面積はスルーホール３０ａの下側開口部の面積より大きくなっており、それによって、スルーホール３０ａ内の導電性材料の第１の拡散層コンタクトプラグＤＣ１との接続面の面積が第１のシリコンピラー１４Ａの上面の面積より大きくなっている。 （もっと読む）

【課題】本発明は、薄膜トランジスタのソース領域やドレイン領域へのコンタクトを確実
にした半導体装置を提供するものである。
【解決手段】本発明における半導体装置において、半導体層上の絶縁膜およびゲイト電極
上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上に形成された第２の層間
絶縁膜と、前記第２の層間絶縁膜、前記第１の層間絶縁膜、および前記絶縁膜に設けられ
たコンタクトホールとを有する。前記第１の絶縁層の膜厚は、前記積層の絶縁膜の合計膜
厚の１／３以下に形成する。 （もっと読む）

【課題】パッケージの端子数を増やさず、遮光膜の電位を固定する。
【解決手段】複数の画素が配列された画素部２０が形成された半導体基板１と、半導体基板１において、光入射面の反対側の面に形成され、画素部２０の駆動用信号線を含む配線３が形成された配線層１３と、半導体基板１の光入射面に形成され、複数の画素のうち黒信号を決めるための暗画素を遮光する遮光膜５とを備える。配線層１３に形成された、配線３の一部であるパッド６と、暗画素としてのフォトダイオード２Ａを遮光する遮光膜５とが配線１０により電気的に接続される。 （もっと読む）

【課題】 極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】誘電率が低くかつエッチング耐性に優れた窒化シリコン系絶縁膜を形成する。
【解決手段】基材上にシラン系ガス（ＤＣＳ）、窒化性ガス（ＮＨ３）及びホウ素含有ガス（ＢＣｌ３）を、Ｎ２パージを逐次行いながらこの順で供給してホウ素含有窒化シリコン層を形成する工程と、このホウ素含有窒化シリコン層に、プラズマにより活性化された窒化性ガス（活性化ＮＨ３）を供給する工程とを含み、これらの工程をこの順で繰り返し行う成膜方法。 （もっと読む）

【課題】本発明は多層配線構造を有する半導体装置の製造方法に関し、高い集積度が要求される場合に優れた歩留まりと高い信頼性とを確保することを目的とする。
【解決手段】トランジスタのソースドレイン領域の上層にシリコン酸化膜７を形成する。一端面がソースドレイン領域６に導通し、他端面がシリコン酸化膜７の表面に露出するように、シリコン酸化膜７の内部に導電性のパッド１０を設ける。シリコン酸化膜７およびパッド１０の上層にシリコン酸化膜１１を形成する。一端面がパッド１０に接触し、他端面が配線層１４と導通するようにシリコン酸化膜１１の内部にプラグとして機能する導電層を設ける。シリコン酸化膜７の表面と、パッド１０の他端面は平滑な同一平面を形成する。プラグとして機能する導電層は、パッド１０に比して小さく、かつ、パッド１０の中央部近傍に接触するように形成する。 （もっと読む）

【課題】柱状残渣の発生を抑制した半導体素子の製造方法の提供。
【解決手段】基板１２上に配線層１４を形成する工程と、基板１２および配線層１４を覆うように、第３絶縁膜２２、第２絶縁膜（ＳｉＮ膜）２４、および第１絶縁膜（ＰＳＧ膜）２６を順に積層した層間絶縁層２０を形成する工程と、第１絶縁膜２６上にマスクパターンを形成する工程、ウェットエッチング処理によって第１絶縁膜２６のコンタクトホール３０形成部分を除去する工程、少なくとも等方性ドライエッチングを含むエッチング処理によって第２絶縁膜２４のコンタクトホール３０形成部分を除去する工程、およびエッチング処理によって第３絶縁膜２２のコンタクトホール３０形成部分を除去する工程、を経て配線層１４表面が露出するよう層間絶縁層２０にコンタクトホール３０を形成する工程と、を有する半導体素子１０の製造方法。 （もっと読む）