【課題】従来技術ではアスペクト比の高い微細な開孔を形成することが困難である。
【解決手段】半導体基板上に第１の層間絶縁膜を形成し、この第１の層間絶縁膜に第１の開孔を形成し、この第１の層間絶縁膜上に、第１の開孔を充填しないように第２の層間絶縁膜を形成し、この第２の層間絶縁膜に、第１の開孔に接続する第２の開孔を形成する。 （もっと読む）

【課題】半導体基板と、ホトダイオードの出力を半導体基板の一方の主面側から他方の主面側に導く導電性部材との間の電気絶縁性を確保することが可能な半導体装置及びその製造方法を提供すること。
【解決手段】ｎ型半導体基板１０５には、隣接するｐ型不純物拡散領域１０９間に、一方の主面側から他方の主面側に貫通する貫通孔１０５ｃが形成されている。貫通孔１０５ｃは、ｐ型不純物拡散領域１０９それぞれに対応して設けられている。貫通孔１０５ｃを画成するｎ型半導体基板１０５の壁面上には、熱酸化膜１１３が形成されている。貫通孔１０５ｃ内には、熱酸化膜１１３の内側に導電性部材としての貫通配線１１５が設けられている。貫通配線１１５の一端側の部分は、電極配線１１７の一端側の部分に電気的に接続されている。電極配線１１７は、熱酸化膜１０７上に形成されており、その他端側の部分がｐ型不純物拡散領域１０９に電気的に接続されている。 （もっと読む）

【課題】 ウェハ貫通ビアおよびこれを作成する方法を提供する。
【解決手段】 ウェハ貫通ビア構造である。この構造は、上面（１０５）および反対側の底面（３２０）を有する半導体基板（１００）と、少なくとも１つの導電性ウェハ貫通ビア（１３０）および少なくとも１つの非導電性ウェハ貫通ビア（１２５）を含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアのアレイの各ウェハ貫通ビアが基板（１００）の上面（１０５）から基板（１００）の底面（３２０）への中間点を越えたところと全域との間まで延びている、ウェハ貫通ビアのアレイとを含む。また、このウェハ貫通ビア構造を製作するための方法である。 （もっと読む）

【課題】 位置ずれにより、ＮＭＯＳ及びＰＭＯＳを覆う２種類の歪膜に重なりが生じて膜厚が過剰になるか、または両者の間に隙間が生じる。
【解決手段】 ＰＭＯＳ及びＮＭＯＳを覆うように、引張歪膜を形成する。ＰＭＯＳが配置された領域の引張歪膜を除去し、ＮＭＯＳが配置された領域には引張歪膜を残す。全面に、圧縮歪膜を形成する。ＰＭＯＳが配置された領域を覆い、ＮＭＯＳが配置された領域は覆わないマスクを用いて圧縮歪膜の露出している部分を、厚さ方向の途中までエッチングする。ＰＭＯＳが配置された領域を覆い、ＮＭＯＳが配置された領域は覆わないマスクを用いて、ＮＭＯＳが配置されている領域の圧縮歪膜を除去する。２種類のマスクの一方は、パターニングされた引張歪膜の少なくとも一部の縁と重なり、他方は、該縁から面内方向に隔てられている。圧縮歪膜を除去する際に、一方のマスクにのみ覆われていた領域に、圧縮歪膜の一部を残す。 （もっと読む）

【課題】安定したプロセス処理が可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、ポリシラザンを溶剤に溶解してなる塗布液を供給する工程、前記半導体基板を回転させて、前記ポリシラザンを含む塗布膜を形成する工程、前記半導体基板の裏面に、リンス液を供給してバックリンスを施し、裏面を洗浄する工程、前記バックリンス後の前記半導体基板を乾燥して前記リンス液を除去する工程、および、前記半導体基板を熱処理して前記塗布膜から前記溶剤を除去し、シリコン酸化物を含む絶縁膜を得る工程を具備する方法である。前記溶剤および前記リンス液は、少なくとも一部にテルペン類を含み、酸価０．０３６ｍｇＫＯＨ／ｇ未満であることを特徴とする。 （もっと読む）

【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。 （もっと読む）

【課題】貫通電極構造を有する半導体装置において、半導体基板と裏面配線との間に形成される絶縁膜の信頼性を向上させることにより、高品質の半導体装置を提供する。
【解決手段】
その表面に表面電極が形成された半導体基板の裏面にシリコン酸化膜とシリコン窒化膜とからなる積層絶縁膜を形成する。半導体基板の裏面側から積層絶縁膜および半導体基板をエッチングして表面電極に達する貫通孔を形成する。貫通孔の側壁および底面と積層絶縁膜を覆う絶縁膜を形成した後、この絶縁膜を部分的にエッチングして貫通孔の底面において表面電極を露出させるとともに貫通孔側壁の絶縁膜を残す。その後、貫通孔の内部を充たし且つ積層絶縁膜を覆う導電膜を形成して貫通孔内部に表面電極に接続された貫通電極を形成するとともに、積層絶縁膜上に裏面配線を形成する。 （もっと読む）

【課題】表面平坦性と金属汚染ゲタリング機能を確保しながら、ＳＴＩと共存できる製造工程で５００Ｖ以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有する。
【解決手段】シリコン酸化膜を１ｕｍ以上の幅で１ｕｍ以上に深い溝を作り、溝の中にシリコン酸化膜を埋め、結晶欠陥のある基板でも５００Ｖ以上に耐圧のあるアイソレイションを実現する。これによりシャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋め、金属汚染の拡散を防止した基板貫通電極を形成することにより、基板の積層を可能にする。これにより、電源からの配線を基板貫通で供給することで、ヒートシンクを兼ねた電力給電と、これにより動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させる。 （もっと読む）

【課題】ビット線コンタクトのホールパターンと、ソース線コンタクトの溝パターンを同時に開口加工する際に、溝パターンにおける半導体基板の削れ量の増大を抑制する。
【解決手段】本発明の半導体装置は、半導体基板１上にメモリセルアレイを備え、各メモリセルにおけるホールパターンからなるビット線コンタクトをワード線方向に配列し、各メモリセルにおけるソース線コンタクトをワード線方向に延びる溝パターンから構成したものにおいて、半導体基板１の表面におけるソース線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部位に、シリコン酸化膜１２とＲＩＥのバリヤ膜１３とを積層して設け、半導体基板１の表面におけるビット線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部位に、シリコン酸化膜１２を設け、バリヤ膜が存在しないように構成した。 （もっと読む）

【課題】加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法を提供する。
【解決手段】要素メモリ層を複数積層した不揮発性記憶装置において、要素メモリ層のそれぞれは、複数の第１配線５０と、第２配線７０と、第１配線５０と第２配線７０との間に設けられ、記録層を含む積層構造体６０と、を有し、第１及び第２配線の少なくともいずれか一方は、配線どうしの間隔が狭い部分と広い部分とを有する。これら配線どうしの間隔が狭い部分と広い部分とは、交互に配列している。そして、配線どうしの間隔が広い部分に配線に接続された接続部（第１接続部５２、第２接続部７２）が設けられている。記録層には、例えば、抵抗変化材料や相変化メモリ材料を用いることができる。積層構造体６０は、バリア層やヒータ層、各種の整流素子を含むことができる。 （もっと読む）

【課題】十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有する絶縁膜を半導体基板の表面に堆積する、半導体装置の製造方法、並びに、その絶縁膜を備える半導体装置を提供する。
【解決手段】シリコンソースと酸化剤とを交互に供給して半導体基板の表面にシリコン酸化膜を堆積する、半導体装置の製造方法であって、前記シリコンソースの供給を、前記半導体基板へ前記シリコンソースの分子が吸着飽和することなく吸着量が増加する供給条件で行い、前記酸化剤の供給を、前記半導体基板に吸着された前記シリコンソースの分子中に不純物が残存する供給条件で行う。 （もっと読む）

【課題】より微細なコンタクトプラグを適切に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板上に形成された層間絶縁膜にコンタクトプラグを形成するための半導体装置の製造方法であって、層間絶縁膜を貫通するように溝を形成し、層間絶縁膜上および溝内に導電体膜を成膜し、層間絶縁膜上の導電体膜を除去することにより、溝の両側面に導電体膜を形成し、第１の絶縁膜を、層間絶縁膜上に成膜するとともに導電体膜が成膜された溝内に充填し、溝の一方の側面に形成されコンタクトプラグとなる領域の導電体膜上の第１の絶縁膜をレジストにより被覆し、レジストをマスクとして、第１の絶縁膜をエッチングにより選択的に除去することにより、溝の他方の側面に形成された導電体膜の上面を露出させ、上面が露出した部分の導電体膜をエッチングにより選択的に除去し、導電体膜が除去された領域に第２の絶縁膜を充填する。 （もっと読む）

【課題】シリコンエピタキシャル層と配線材料との間でショートが発生しない半導体装置の製造方法、コンタクトプラグの形成においてコンタクトホールの径の拡大を抑制する半導体装置の製造方法、これらの目的を効果的に達成できる半導体製造装置を提供する。
【解決手段】シリコン表面に形成された第１の酸化シリコン膜２と、第１の酸化シリコン膜２とは形成方法の異なる第２の酸化シリコン膜３とを有し、各々の酸化シリコン膜２，３の少なくとも一部が露出して共存するシリコン基板１を前処理する前処理工程を備えた半導体装置の製造方法であって、前記前処理工程は、第１の酸化シリコン膜２を除去して前記シリコン表面を露出させるエッチング工程を有し、前記エッチング工程は、第１の酸化シリコン膜２と第２の酸化シリコン膜３とを同じエッチングレートでエッチングすることを特徴とする。 （もっと読む）

【課題】膜厚の異なる半導体層上においても、良好にゲート電極を形成可能な半導体装置の製造方法を提供する。
【解決手段】絶縁体２上の膜厚の異なる半導体層３ａ，３ｂにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法である。まず、膜厚の異なる半導体層３ａ，３ｂを絶縁体上に形成する。そして、半導体層３ａ，３ｂ上にゲート絶縁膜５ａ，５ｂを形成し、ゲート絶縁膜５ａ，５ｂ上にゲート電極材料を積層する。パターニング時におけるフォトリソグラフィに影響を与えない膜厚を有する犠牲膜をゲート電極材料上に形成し、エッチングにより犠牲膜をパターニングするとともに、パターニングされた犠牲膜８ａをマスクに用いてゲート電極材料をパターニングしてゲート電極１１，１２を形成する。 （もっと読む）

【課題】ＳＯＩウエハを用いずに、誘電体分離構造を有する安価な半導体装置を得ること。
【解決手段】複数の半導体素子が形成された半導体ウエハ（半導体基板１２）のおもて面に表面電極１７、再配線１９およびポスト２１を形成し、おもて側封止樹脂２０で封止する。ウエハの裏面を研磨してウエハを薄くする。研磨により露出する面からウエハを貫通しておもて面の層間絶縁膜１６に達する分離溝を形成する。ウエハの裏面に絶縁膜を積層して、分離溝を分離絶縁膜１５で埋めるとともに、研磨による露出面を裏面絶縁膜１４で被覆することによって、誘電体分離構造を形成する。ウエハを複数のチップに分割する。 （もっと読む）

【課題】半導体装置に適用される比較的膜厚の厚い絶縁膜中の水素濃度を大幅に低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数のメモリセルトランジスタが設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには積層シリコン窒化膜９が形成される。メモリセルトランジスタのゲートの周囲に積層シリコン窒化膜９が設けられる。積層シリコン窒化膜９は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜の膜厚は、それぞれ３ｎｍ以下に設定される。ｎ層のシリコン窒化膜は、それぞれ膜中の水素結合がプラズマ処理で置換され、水素が離脱され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である。 （もっと読む）

【課題】隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板および前記複数のゲート電極上を覆うように形成された第１の応力膜と、前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第２の応力膜と、を有する。 （もっと読む）

【課題】バンプを有するパッド電極の下方の領域の有効活用を図り、また実装時においてバンプの下方の半導体基板に局所的に大きな力が加わることを防止するために、パッド電極上に突起電極を有した半導体装置とその製造方法を提供する。
【解決手段】半導体基板上に形成された１層目メタル配線５と、１層目メタル配線５上に層間絶縁膜を介して形成され、層間絶縁膜に形成されたビアホール１０を通して１層目メタル配線５と接続されたパッド電極７が設けられている。また、パッド電極７上に形成され、パッド電極７を露出する１つの開口部と、開口部の中に島状保護膜９とを有する保護膜８と、パッド電極７上に形成され、保護膜８の開口部を通してパッド電極７に接続されたＡｕバンプ１１が設けられている。そして、ビアホール１０は島状保護膜９の下方に形成され、かつビアホール１０に、パッド電極７の一部が不完全に埋め込まれている。 （もっと読む）

【課題】高温かつ長時間の熱工程を経ても、酸化されないコンタクトプラグを備えた半導体装置とその製造方法を提供する。
【解決手段】半導体基板上にトランジスタを形成し、前記トランジスタ及び前記半導体基板を覆う層間絶縁膜を形成し、前記層間絶縁膜にこれを貫通する、１つ以上のコンタクトホールを開口し、前記コンタクトホールの側面に、酸化性ガスが拡散するのを防ぐ、絶縁性の酸化性ガス拡散防止膜を成膜し、前記酸化性ガス拡散防止膜の内側に、前記トランジスタの端子とコンタクトするコンタクトプラグ本体を埋め込んで、前記層間絶縁膜から発生する酸化性ガスが前記酸化性ガス拡散防止膜によって前記コンタクトプラグ本体に拡散するのを防止可能な構成を作り、この後、前記層間絶縁膜の上方に、前記コンタクトプラグ本体の１つと電気的に導通する、強誘電体膜を含む強誘電体キャパシタを形成する。 （もっと読む）

【課題】隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することを目的としている。
【解決手段】フラッシュメモリの隣接ワードライン間を埋め込む絶縁膜としてＯ_３−ＴＥＯＳ膜が埋め込まれており、特にビットライン上の隣接ワードライン間が下地依存性を有するＯ_３−ＴＥＯＳ膜１０９によってシームレスに埋め込まれていることを特徴としている。 （もっと読む）