半導体装置およびその製造方法
【課題】ＳＯＩウエハを用いずに、誘電体分離構造を有する安価な半導体装置を得ること。
【解決手段】複数の半導体素子が形成された半導体ウエハ（半導体基板１２）のおもて面に表面電極１７、再配線１９およびポスト２１を形成し、おもて側封止樹脂２０で封止する。ウエハの裏面を研磨してウエハを薄くする。研磨により露出する面からウエハを貫通しておもて面の層間絶縁膜１６に達する分離溝を形成する。ウエハの裏面に絶縁膜を積層して、分離溝を分離絶縁膜１５で埋めるとともに、研磨による露出面を裏面絶縁膜１４で被覆することによって、誘電体分離構造を形成する。ウエハを複数のチップに分割する。
【解決手段】複数の半導体素子が形成された半導体ウエハ（半導体基板１２）のおもて面に表面電極１７、再配線１９およびポスト２１を形成し、おもて側封止樹脂２０で封止する。ウエハの裏面を研磨してウエハを薄くする。研磨により露出する面からウエハを貫通しておもて面の層間絶縁膜１６に達する分離溝を形成する。ウエハの裏面に絶縁膜を積層して、分離溝を分離絶縁膜１５で埋めるとともに、研磨による露出面を裏面絶縁膜１４で被覆することによって、誘電体分離構造を形成する。ウエハを複数のチップに分割する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路において、個々の半導体素子を絶縁層によって電気的に分離する誘電体分離構造が公知である。ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた誘電体分離構造の半導体装置は、接合分離構造のＰＮ接合部におけるリーク電流の問題や寄生バイポーラ素子などの問題を回避することができるので、高速化や高集積化を図るのに有効である。また、誘電体分離構造の半導体装置は、プラズマディスプレイ等のフラットパネルディスプレイ用や車載用の半導体装置として、高耐圧半導体素子と低耐圧制御回路が１チップに集積された半導体装置にも多く採用されている。
【０００３】
一方、半導体パッケージに関しては、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）技術が実用化されている。この技術によれば、樹脂封止までの各種工程をウエハの段階で行った後、ダイシングにより個々のチップに分割することによって、チップとほぼ同じ大きさの半導体装置が得られる。図１６に、ＳＯＩ基板を用いてウエハレベルＣＳＰ技術を適用した従来の半導体装置の構成を示す。図１６に示すように、ＳＯＩ基板１は、支持基板２、埋め込み酸化膜３およびシリコン層４からなる。シリコン層４は、絶縁膜５が充填された分離溝６により複数の素子形成領域７に分割されている。素子形成領域７は、埋め込み酸化膜３および絶縁膜５により互いに絶縁分離されている。
【０００４】
ところで、表面に複数のチップ領域とチップ領域間の境界領域とを有する半導体ウエハのチップ領域上に突起電極を形成する工程と、半導体ウエハ表面と突起電極とを覆うように表面側保護部材を形成する工程と、境界領域に対応する半導体ウエハを除去し、表面側保護部材を露出させる溝部を形成する工程と、溝部を充填しかつ半導体ウエハの裏面を被覆する裏面側保護部材を形成する工程と、表面側保護部材と溝部に充填された裏面側保護部材とが切断面に残るように、溝部の幅よりも細い幅で半導体ウエハを境界領域で分割する工程と、を具備することを特徴とする半導体装置の製造方法が提案されている。この提案では、裏面側保護部材として、ポリイミドやエポキシ等の樹脂が用いられている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】特開２００６−１９６７０１号公報（段落［００１４］、［００２５］）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、一般に、ＳＯＩウエハは、絶縁層を挟んで２枚のシリコンウエハを貼り合わせてできているため、ＳＯＩウエハを用いるとコストの増大を招くという問題点がある。また、前記特許文献１に開示された方法は、半導体ウエハを個々のチップに分割する方法に関するものであり、誘電体分離構造を作製する方法ではない。
【０００７】
この発明は、上述した従来技術による問題点を解消するため、誘電体分離構造を有する安価な半導体装置を提供することを目的とする。また、この発明は、誘電体分離構造を有する半導体装置を安価に製造することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、１または２以上の半導体素子を含む複数の素子形成領域に分割された半導体基板と、前記半導体基板のおもて面を封止する第１封止層と、前記半導体基板の裏面を被覆するとともに、互いに隣接する前記素子形成領域の間で前記裏面から前記おもて面まで延びる絶縁膜と、を具備し、前記絶縁膜によって前記素子形成領域がその周囲の前記素子形成領域から電気的に分離されていることを特徴とする。
【０００９】
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記おもて面側に、前記第１封止層を貫通して前記半導体素子に電気的に接続する導電領域が設けられていることを特徴とする。
【００１０】
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする。
【００１１】
また、請求項４の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記絶縁膜がさらに第２封止層により封止されていることを特徴とする。
【００１２】
また、請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、前記裏面側に、前記第２封止層および前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする。
【００１３】
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記半導体基板の厚さが５μｍ以上２０μｍ以下であることを特徴とする。
【００１４】
また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第１封止層の厚さが１００μｍ以上１０００μｍ以下であることを特徴とする。
【００１５】
また、請求項８の発明にかかる半導体装置の製造方法は、複数の半導体素子が形成された半導体ウエハのおもて面を第１封止層で封止する第１封止工程と、前記第１封止層で封止された前記半導体ウエハの裏面を研磨して前記半導体ウエハを薄くする研磨工程と、前記研磨により露出する面から前記半導体ウエハを貫通して前記おもて面に達する分離溝を形成する溝形成工程と、前記分離溝を絶縁膜で埋めるとともに、前記研磨により露出する面を前記絶縁膜で被覆する絶縁膜被覆工程と、前記第１封止層および前記絶縁膜を有する前記半導体ウエハを複数のチップに分割する分割工程と、を含むことを特徴とする。
【００１６】
また、請求項９の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記絶縁膜被覆工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする。
【００１７】
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記絶縁膜被覆工程と前記分割工程の間に、前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極を形成する電極形成工程、をさらに含むことを特徴とする。
【００１８】
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記電極形成工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする。
【００１９】
この発明によれば、素子形成領域の裏面および素子形成領域の間の絶縁膜によって、素子形成領域が互いに絶縁分離される。従って、高価なＳＯＩウエハを用いずに、安価な一般的な半導体ウエハを用いて誘電体分離構造を実現することができる。
【発明の効果】
【００２０】
本発明にかかる半導体装置によれば、誘電体分離構造を有する安価な半導体装置が得られるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、誘電体分離構造を有する半導体装置を安価に製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２２】
実施の形態１．
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、半導体装置１１は、半導体基板１２を複数の素子形成領域１３に分ける誘電体分離構造を有する。誘電体分離構造は、半導体基板１２の裏面を被覆する裏面絶縁膜１４と、この裏面絶縁膜１４から半導体基板１２を貫通してそのおもて面に至る一つ以上の分離絶縁膜１５により構成されている。分離絶縁膜１５は、半導体基板１２のおもて面に形成された層間絶縁膜１６に接続されている。図示省略するが、各素子形成領域１３には、１個または２個以上のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）などの半導体素子が形成されている。
【００２３】
半導体素子のソース電極やドレイン電極（ＭＯＳＦＥＴの場合）またはエミッタ電極やコレクタ電極（ＩＧＢＴの場合）などの例えばアルミニウムからなる表面電極１７は、層間絶縁膜１６に設けられたコンタクトホールを介して半導体素子に電気的に接続されている。表面電極１７は、おもて側保護膜１８により被覆されている。例えば銅からなる再配線１９は、おもて側保護膜１８に設けられたコンタクトホールを介して表面電極１７に接続されている。再配線１９は、半導体装置１１のおもて面側を封止するおもて側封止樹脂（第１封止層）２０により被覆されている。例えば銅からなるポスト２１は、おもて側封止樹脂２０の表面からおもて側封止樹脂２０を貫通して再配線１９に接続されている。これらポスト２１および再配線１９は、おもて側封止樹脂２０を貫通して半導体素子に電気的に接続する導電領域を構成している。ポスト２１の表面は、例えば半田からなる外部電極２２で覆われている。
【００２４】
一方、半導体基板１２の裏面側では、裏面絶縁膜１４は、例えば窒化膜およびポリイミド膜からなる裏側保護膜２６により被覆されている。裏側保護膜２６は、裏側封止樹脂（第２封止層）２７により被覆されている。以上の構成により、半導体装置１１は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造となっている。この半導体装置１１では、図に現れていないゲート電極も装置のおもて面側に引き出される。この半導体装置１１は、例えばドリフト電流が半導体装置１１の横方向（深さ方向に交差する方向）に流れる横型の素子に適している。
【００２５】
ここで、半導体基板１２の厚さは、５μｍ以上２０μｍ以下であるとよい。その理由は、半導体基板１２の厚さが５μｍ未満では、ウエハのバックグラインド装置の面内ばらつきおよびウエハ間ばらつきによって、半導体基板１２を薄く研磨する際に研磨し過ぎて、半導体基板１２に作り込んだデバイスの電気的特性に影響を与える恐れがあり、２０μｍを超えると、おもて面に達する分離溝を形成する工程でのばらつきによって、分離溝がおもて面の層間絶縁膜１６およびおもて側保護膜１８をエッチングし過ぎて、層間絶縁膜１６およびおもて側保護膜１８を貫通して、再配線１９の配線層に影響する恐れがあるからである。また、おもて側封止樹脂２０の厚さは、１００μｍ以上１０００μｍ以下であるとよい。その理由は、おもて側封止樹脂２０の厚さが１００μｍ未満では、その後の裏面加工工程を行うための十分な強度を得られず、半導体ウエハが割れる恐れがあるためであり、１０００μｍを超えると、おもて側封止樹脂２０を貫通する電極（ポスト２１）の形成が困難であるからである。
【００２６】
図２〜図９は、実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。図２〜図９を参照しながら、実施の形態１にかかる半導体装置の製造方法について説明する。まず、図２に示すように、半導体基板１２として、シリコン単結晶基板、例えばＣＺ（チョクラルスキー）法により作製されたインゴットから切り出されたシリコンウエハを用意する。このウエハのおもて面に、公知の方法により半導体素子や半導体集積回路を形成し、層間絶縁膜１６および表面電極１７を形成する。さらに、表面電極１７の上におもて側保護膜１８を積層し、おもて側保護膜１８にコンタクトホールを形成する。この時点では、誘電体分離構造は形成されていない。
【００２７】
次いで、図３に示すように、ウエハレベルＣＳＰの工程を経て、ウエハのおもて面に再配線１９およびポスト２１を形成し、おもて側封止樹脂２０を１００〜１０００μｍの厚さに形成する。例えば、おもて側封止樹脂２０を４００μｍの厚さに形成する。
【００２８】
次いで、図４に示すように、バックグラインドによってウエハ（半導体基板１２）の裏面を研磨してウエハを５〜２０μｍの厚さにする。例えば、ウエハの厚さを１０μｍにする。この時点でウエハが非常に薄くなるが、そのおもて面に例えば４００μｍの厚さのおもて側封止樹脂２０があるので、ウエハとしての強度は保たれている。
【００２９】
次いで、図５に示すように、ウエハ（半導体基板１２）の研磨により露出した面（以下、研磨面とする）に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、気相成長）法によってシリコン酸化膜等の酸化膜やシリコン窒化膜等の窒化膜からなるマスク膜３１を例えば１μｍの厚さに堆積する。そして、パターニングとエッチングによって、マスク膜３１に、分離溝を形成するための開口部３２を形成する。
【００３０】
次いで、図６に示すように、マスク膜３１をマスクとしてトレンチエッチングを行って、ウエハ（半導体基板１２）の研磨面からウエハを貫通して層間絶縁膜１６に達する分離溝３３を形成する。その際、例えばＳＦ6やＣＦ4などのフッ素系や塩素系をエッチャントとしたＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、誘導結合プラズマ−反応性イオンエッチング）と呼ばれる異方性のドライエッチング技術を用いることができる。そして、マスク膜３１を除去する。
【００３１】
次いで、図７に示すように、ウエハ（半導体基板１２）の、マスク膜の除去により露出した面に絶縁膜を堆積し、分離溝３３をその絶縁膜で埋めるとともに、その露出面を絶縁膜で被覆する。この絶縁膜において、分離溝３３を埋める部分が分離絶縁膜１５に相当し、マスク膜の除去による露出面を被覆する部分が裏面絶縁膜１４に相当する。この絶縁膜として、例えば、テトラエトキシシラン（ＴＥＯＳ：Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｘｙ Ｓｉｌｉｃａｔｅ）ガスを用いたＬＰ−ＣＶＤ（低圧気相成長）法により、ＴＥＯＳ酸化膜を堆積させてもよい。あるいは、マスク膜３１を除去した後に熱酸化を行って、分離絶縁膜１５と裏面絶縁膜１４を熱酸化膜で形成してもよい。
【００３２】
次いで、図８に示すように、裏面絶縁膜１４に、例えばＣＶＤ法によって例えばシリコン窒化膜を堆積し、さらにその上に、例えばスピンコート法によって例えばポリイミド膜を積層することによって、裏側保護膜２６を形成する。続いて、裏側保護膜２６の上に、例えばスピンコート法によって裏側封止樹脂２７を積層する。なお、シリコン窒化膜、ポリイミド膜および封止樹脂のいずれか一つまたは二つを組み合わせて裏面絶縁膜１４を被覆する構成としてもよい。
【００３３】
次いで、図９に示すように、バックグラインドによっておもて側封止樹脂２０の表面を研磨して、ポスト２１の表面を露出させる。なお、図３〜図８においては、ポスト２１の表面が露出しているように示されているが、実際は、ポスト２１はおもて側封止樹脂２０によって覆われている。続いて、ポスト２１の表面に、例えばスクリーン印刷法によって例えば半田を印刷して外部電極２２を形成する。最後に、ダイシングを行って個々のチップ３６に分割すると、図１に示す半導体装置１１が完成する。
【００３４】
実施の形態１によれば、裏面絶縁膜１４および分離絶縁膜１５によって、素子形成領域１３を互いに絶縁分離することができるので、高価なＳＯＩウエハを用いずに、安価な一般的な半導体ウエハを用いて、誘電体分離構造を有する半導体装置１１を安価に製造することができる。従って、誘電体分離構造を有する安価な半導体装置１１が得られる。
【００３５】
実施の形態２．
図１０は、実施の形態２にかかる半導体装置の構成を示す断面図である。図１０に示すように、実施の形態２では、半導体装置４１は、半導体基板１２の裏面側に裏面電極４２を備えている。この裏面電極４２は、半導体素子が例えばＭＯＳＦＥＴの場合にはドレイン電極であり、ＩＧＢＴの場合にはコレクタ電極である。裏面電極４２は、裏面絶縁膜１４に設けられたコンタクトホールを介して半導体素子に電気的に接続されている。裏面電極４２は、裏側保護膜２６により被覆されている。
【００３６】
裏側保護膜２６にはコンタクトホールが設けられており、このコンタクトホールを介して、例えば半田からなる外部電極４３が裏面電極４２に接続されている。半導体装置４１は、外部電極４３を介して回路基板等の基板に直接、実装される。それによって、半導体素子で発生した熱は、裏面電極４２および外部電極４３を伝わって回路基板等へ流れる。なお、図１０に示す例では、裏側保護膜２６が裏側封止樹脂により被覆されていないが、この場合には、裏側保護膜２６が第２封止層となる。実施の形態１と同様に、第２封止層として、裏側保護膜２６を被覆する裏側封止樹脂が設けられていてもよい。
【００３７】
表面電極１７は、半導体素子が例えばＭＯＳＦＥＴの場合にはソース電極であり、ＩＧＢＴの場合にはエミッタ電極である。実施の形態２では、ポスト２１の表面に外部電極が設けられていない。従って、半導体装置４１が回路基板等に実装される場合には、ポスト２１は、ワイヤボンディングで回路基板等のランド部に接続される。そして、半導体装置４１は、ポッティング樹脂などによりボンディングワイヤとともに封止される。その他の構成は、実施の形態１と同様である。
【００３８】
図１１は、図１０のＡ部の構成を詳細に示す断面図である。このＡ部は、ポスト２１、再配線１９、表面電極１７、半導体基板１２、裏面電極４２および外部電極４３を通る部分である。図１１に示すように、この半導体素子は、ＩＧＢＴである。素子形成領域１３には、ドリフト領域５１、チャネル領域５２、コンタクト領域５３、エミッタ領域５４およびコレクタ領域５５が設けられている。チャネル領域５２は、素子形成領域１３のおもて面側に選択的に設けられている。コンタクト領域５３およびエミッタ領域５４は、チャネル領域５２内に選択的に設けられている。コレクタ領域５５は、素子形成領域１３の裏面側に設けられている。素子形成領域１３の、チャネル領域５２、コンタクト領域５３、エミッタ領域５４およびコレクタ領域５５を除く領域は、ドリフト領域５１である。
【００３９】
裏面電極４２は、コレクタ電極であり、コレクタ領域５５に接している。ゲート電極５６は、チャネル領域５２の、エミッタ領域５４とドリフト領域５１の間の領域の上にゲート絶縁膜５７を介して設けられている。図には現れていないが、ゲート電極５６は、装置のおもて面側に引き出される。表面電極１７は、エミッタ電極であり、エミッタ領域５４およびコンタクト領域５３で接している。表面電極１７は、層間絶縁膜１６によりゲート電極５６から絶縁されている。
【００４０】
以上の構成により、半導体装置４１は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造となっている。この半導体装置４１は、例えばドリフト電流が半導体装置４１の深さ方向に流れる縦型の素子に適している。半導体基板１２の厚さおよびおもて側封止樹脂２０の厚さ、並びにそれらの理由は、実施の形態１と同様である。
【００４１】
図１２〜図１５は、実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。図１２〜図１５を参照しながら、実施の形態２にかかる半導体装置の製造方法について説明する。まず、図２〜図７に示す工程に従って、実施の形態１と同様に、半導体装置のおもて面側の構成と、裏面絶縁膜１４および分離絶縁膜１５からなる誘電体分離構造を作製する。
【００４２】
次いで、図１２に示すように、パターニングとエッチングによって裏面絶縁膜１４にコンタクトホール４４を形成し、素子形成領域１３のコレクタ領域を露出させる。次いで、図１３に示すように、スパッタ法やメッキ法によって、ウエハ（半導体基板１２）の裏側の面にアルミニウムなどの金属膜を積層し、この金属膜でコンタクトホール４４を埋めるとともに、裏面絶縁膜１４を被覆する。そして、パターニングとエッチングによって、この金属膜の、分離絶縁膜１５で埋められた分離溝３３や集積回路の形成領域４５を覆う部分を除去し、個々の高耐圧半導体素子の領域にのみ、裏面電極４２として金属膜を残す。
【００４３】
次いで、図１４に示すように、裏面絶縁膜１４および裏面電極４２に、例えばＣＶＤ法によって例えばシリコン窒化膜を堆積する。そして、パターニングとエッチングによって、このシリコン窒化膜の一部を除去し、裏面電極４２を露出させる。次いで、シリコン窒化膜および裏面電極４２に、例えばスピンコート法によって例えばポリイミド膜を積層する。そして、パターニングによって、このポリイミド膜の一部を除去し、裏面電極４２を露出させる。この場合、裏側保護膜２６は、シリコン窒化膜とポリイミド膜により構成される。
【００４４】
次いで、図１５に示すように、裏面電極４２の表面に、例えばスクリーン印刷法によって例えば半田を印刷して外部電極４３を形成する。最後に、ダイシングを行って個々のチップ４６に分割すると、図１０に示す半導体装置４１が完成する。
【００４５】
実施の形態２によれば、実施の形態１と同様の効果の他に、次のような効果が得られる。半導体装置４１を、外部電極４３を介して回路基板等に直接、実装することによって、半導体素子で発生した熱を回路基板等へ逃がすことができるので、高い放熱性を実現することができる。従って、例えばフラットパネルディスプレイ用や車載用の半導体装置などのように、発熱量の大きい半導体装置に有効である。近時、これらの用途の半導体装置では、定格電流を変えずに高耐圧半導体素子の小型化が進んでいるため、電流密度が高くなり、発熱量が増大してきている。発熱量の増大は、高耐圧半導体素子の破壊耐量の低下を招く。実施の形態２によれば、高い放熱性によって、破壊耐量が低下するのを抑制することができる。
【００４６】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や材質は一例であり、本発明はそれらに限定されるものではない。また、外部電極２２，４３をメッキ法により形成してもよい。また、裏面絶縁膜１４を裏側保護膜２６や裏側封止樹脂２７で被覆しなくてもよい。また、裏側保護膜２６および裏側封止樹脂２７のいずれか一方のみが設けられている構成でもよい。
【産業上の利用可能性】
【００４７】
以上のように、本発明にかかる半導体装置およびその製造方法は、誘電体分離構造を有する半導体装置に有用であり、特に、低圧ロジック制御回路と高圧回路を集積したパワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に適している。
【図面の簡単な説明】
【００４８】
【図１】実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図１０】実施の形態２にかかる半導体装置の構成を示す断面図である。
【図１１】図１０のＡ部の構成を詳細に示す断面図である。
【図１２】実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。
【図１３】実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。
【図１４】実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。
【図１５】実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。
【図１６】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００４９】
１１，４１ 半導体装置
１２ 半導体基板、半導体ウエハ
１３ 素子形成領域
１４，１５ 絶縁膜
１９，２１ 導電領域
２０ 第１封止層
２７ 第２封止層
３３ 分離溝
３６，４６ チップ
４２ 電極
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路において、個々の半導体素子を絶縁層によって電気的に分離する誘電体分離構造が公知である。ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた誘電体分離構造の半導体装置は、接合分離構造のＰＮ接合部におけるリーク電流の問題や寄生バイポーラ素子などの問題を回避することができるので、高速化や高集積化を図るのに有効である。また、誘電体分離構造の半導体装置は、プラズマディスプレイ等のフラットパネルディスプレイ用や車載用の半導体装置として、高耐圧半導体素子と低耐圧制御回路が１チップに集積された半導体装置にも多く採用されている。
【０００３】
一方、半導体パッケージに関しては、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）技術が実用化されている。この技術によれば、樹脂封止までの各種工程をウエハの段階で行った後、ダイシングにより個々のチップに分割することによって、チップとほぼ同じ大きさの半導体装置が得られる。図１６に、ＳＯＩ基板を用いてウエハレベルＣＳＰ技術を適用した従来の半導体装置の構成を示す。図１６に示すように、ＳＯＩ基板１は、支持基板２、埋め込み酸化膜３およびシリコン層４からなる。シリコン層４は、絶縁膜５が充填された分離溝６により複数の素子形成領域７に分割されている。素子形成領域７は、埋め込み酸化膜３および絶縁膜５により互いに絶縁分離されている。
【０００４】
ところで、表面に複数のチップ領域とチップ領域間の境界領域とを有する半導体ウエハのチップ領域上に突起電極を形成する工程と、半導体ウエハ表面と突起電極とを覆うように表面側保護部材を形成する工程と、境界領域に対応する半導体ウエハを除去し、表面側保護部材を露出させる溝部を形成する工程と、溝部を充填しかつ半導体ウエハの裏面を被覆する裏面側保護部材を形成する工程と、表面側保護部材と溝部に充填された裏面側保護部材とが切断面に残るように、溝部の幅よりも細い幅で半導体ウエハを境界領域で分割する工程と、を具備することを特徴とする半導体装置の製造方法が提案されている。この提案では、裏面側保護部材として、ポリイミドやエポキシ等の樹脂が用いられている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】特開２００６−１９６７０１号公報（段落［００１４］、［００２５］）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、一般に、ＳＯＩウエハは、絶縁層を挟んで２枚のシリコンウエハを貼り合わせてできているため、ＳＯＩウエハを用いるとコストの増大を招くという問題点がある。また、前記特許文献１に開示された方法は、半導体ウエハを個々のチップに分割する方法に関するものであり、誘電体分離構造を作製する方法ではない。
【０００７】
この発明は、上述した従来技術による問題点を解消するため、誘電体分離構造を有する安価な半導体装置を提供することを目的とする。また、この発明は、誘電体分離構造を有する半導体装置を安価に製造することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、１または２以上の半導体素子を含む複数の素子形成領域に分割された半導体基板と、前記半導体基板のおもて面を封止する第１封止層と、前記半導体基板の裏面を被覆するとともに、互いに隣接する前記素子形成領域の間で前記裏面から前記おもて面まで延びる絶縁膜と、を具備し、前記絶縁膜によって前記素子形成領域がその周囲の前記素子形成領域から電気的に分離されていることを特徴とする。
【０００９】
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記おもて面側に、前記第１封止層を貫通して前記半導体素子に電気的に接続する導電領域が設けられていることを特徴とする。
【００１０】
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする。
【００１１】
また、請求項４の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記絶縁膜がさらに第２封止層により封止されていることを特徴とする。
【００１２】
また、請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、前記裏面側に、前記第２封止層および前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする。
【００１３】
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記半導体基板の厚さが５μｍ以上２０μｍ以下であることを特徴とする。
【００１４】
また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第１封止層の厚さが１００μｍ以上１０００μｍ以下であることを特徴とする。
【００１５】
また、請求項８の発明にかかる半導体装置の製造方法は、複数の半導体素子が形成された半導体ウエハのおもて面を第１封止層で封止する第１封止工程と、前記第１封止層で封止された前記半導体ウエハの裏面を研磨して前記半導体ウエハを薄くする研磨工程と、前記研磨により露出する面から前記半導体ウエハを貫通して前記おもて面に達する分離溝を形成する溝形成工程と、前記分離溝を絶縁膜で埋めるとともに、前記研磨により露出する面を前記絶縁膜で被覆する絶縁膜被覆工程と、前記第１封止層および前記絶縁膜を有する前記半導体ウエハを複数のチップに分割する分割工程と、を含むことを特徴とする。
【００１６】
また、請求項９の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記絶縁膜被覆工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする。
【００１７】
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記絶縁膜被覆工程と前記分割工程の間に、前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極を形成する電極形成工程、をさらに含むことを特徴とする。
【００１８】
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記電極形成工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする。
【００１９】
この発明によれば、素子形成領域の裏面および素子形成領域の間の絶縁膜によって、素子形成領域が互いに絶縁分離される。従って、高価なＳＯＩウエハを用いずに、安価な一般的な半導体ウエハを用いて誘電体分離構造を実現することができる。
【発明の効果】
【００２０】
本発明にかかる半導体装置によれば、誘電体分離構造を有する安価な半導体装置が得られるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、誘電体分離構造を有する半導体装置を安価に製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２２】
実施の形態１．
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、半導体装置１１は、半導体基板１２を複数の素子形成領域１３に分ける誘電体分離構造を有する。誘電体分離構造は、半導体基板１２の裏面を被覆する裏面絶縁膜１４と、この裏面絶縁膜１４から半導体基板１２を貫通してそのおもて面に至る一つ以上の分離絶縁膜１５により構成されている。分離絶縁膜１５は、半導体基板１２のおもて面に形成された層間絶縁膜１６に接続されている。図示省略するが、各素子形成領域１３には、１個または２個以上のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）などの半導体素子が形成されている。
【００２３】
半導体素子のソース電極やドレイン電極（ＭＯＳＦＥＴの場合）またはエミッタ電極やコレクタ電極（ＩＧＢＴの場合）などの例えばアルミニウムからなる表面電極１７は、層間絶縁膜１６に設けられたコンタクトホールを介して半導体素子に電気的に接続されている。表面電極１７は、おもて側保護膜１８により被覆されている。例えば銅からなる再配線１９は、おもて側保護膜１８に設けられたコンタクトホールを介して表面電極１７に接続されている。再配線１９は、半導体装置１１のおもて面側を封止するおもて側封止樹脂（第１封止層）２０により被覆されている。例えば銅からなるポスト２１は、おもて側封止樹脂２０の表面からおもて側封止樹脂２０を貫通して再配線１９に接続されている。これらポスト２１および再配線１９は、おもて側封止樹脂２０を貫通して半導体素子に電気的に接続する導電領域を構成している。ポスト２１の表面は、例えば半田からなる外部電極２２で覆われている。
【００２４】
一方、半導体基板１２の裏面側では、裏面絶縁膜１４は、例えば窒化膜およびポリイミド膜からなる裏側保護膜２６により被覆されている。裏側保護膜２６は、裏側封止樹脂（第２封止層）２７により被覆されている。以上の構成により、半導体装置１１は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造となっている。この半導体装置１１では、図に現れていないゲート電極も装置のおもて面側に引き出される。この半導体装置１１は、例えばドリフト電流が半導体装置１１の横方向（深さ方向に交差する方向）に流れる横型の素子に適している。
【００２５】
ここで、半導体基板１２の厚さは、５μｍ以上２０μｍ以下であるとよい。その理由は、半導体基板１２の厚さが５μｍ未満では、ウエハのバックグラインド装置の面内ばらつきおよびウエハ間ばらつきによって、半導体基板１２を薄く研磨する際に研磨し過ぎて、半導体基板１２に作り込んだデバイスの電気的特性に影響を与える恐れがあり、２０μｍを超えると、おもて面に達する分離溝を形成する工程でのばらつきによって、分離溝がおもて面の層間絶縁膜１６およびおもて側保護膜１８をエッチングし過ぎて、層間絶縁膜１６およびおもて側保護膜１８を貫通して、再配線１９の配線層に影響する恐れがあるからである。また、おもて側封止樹脂２０の厚さは、１００μｍ以上１０００μｍ以下であるとよい。その理由は、おもて側封止樹脂２０の厚さが１００μｍ未満では、その後の裏面加工工程を行うための十分な強度を得られず、半導体ウエハが割れる恐れがあるためであり、１０００μｍを超えると、おもて側封止樹脂２０を貫通する電極（ポスト２１）の形成が困難であるからである。
【００２６】
図２〜図９は、実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。図２〜図９を参照しながら、実施の形態１にかかる半導体装置の製造方法について説明する。まず、図２に示すように、半導体基板１２として、シリコン単結晶基板、例えばＣＺ（チョクラルスキー）法により作製されたインゴットから切り出されたシリコンウエハを用意する。このウエハのおもて面に、公知の方法により半導体素子や半導体集積回路を形成し、層間絶縁膜１６および表面電極１７を形成する。さらに、表面電極１７の上におもて側保護膜１８を積層し、おもて側保護膜１８にコンタクトホールを形成する。この時点では、誘電体分離構造は形成されていない。
【００２７】
次いで、図３に示すように、ウエハレベルＣＳＰの工程を経て、ウエハのおもて面に再配線１９およびポスト２１を形成し、おもて側封止樹脂２０を１００〜１０００μｍの厚さに形成する。例えば、おもて側封止樹脂２０を４００μｍの厚さに形成する。
【００２８】
次いで、図４に示すように、バックグラインドによってウエハ（半導体基板１２）の裏面を研磨してウエハを５〜２０μｍの厚さにする。例えば、ウエハの厚さを１０μｍにする。この時点でウエハが非常に薄くなるが、そのおもて面に例えば４００μｍの厚さのおもて側封止樹脂２０があるので、ウエハとしての強度は保たれている。
【００２９】
次いで、図５に示すように、ウエハ（半導体基板１２）の研磨により露出した面（以下、研磨面とする）に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、気相成長）法によってシリコン酸化膜等の酸化膜やシリコン窒化膜等の窒化膜からなるマスク膜３１を例えば１μｍの厚さに堆積する。そして、パターニングとエッチングによって、マスク膜３１に、分離溝を形成するための開口部３２を形成する。
【００３０】
次いで、図６に示すように、マスク膜３１をマスクとしてトレンチエッチングを行って、ウエハ（半導体基板１２）の研磨面からウエハを貫通して層間絶縁膜１６に達する分離溝３３を形成する。その際、例えばＳＦ6やＣＦ4などのフッ素系や塩素系をエッチャントとしたＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、誘導結合プラズマ−反応性イオンエッチング）と呼ばれる異方性のドライエッチング技術を用いることができる。そして、マスク膜３１を除去する。
【００３１】
次いで、図７に示すように、ウエハ（半導体基板１２）の、マスク膜の除去により露出した面に絶縁膜を堆積し、分離溝３３をその絶縁膜で埋めるとともに、その露出面を絶縁膜で被覆する。この絶縁膜において、分離溝３３を埋める部分が分離絶縁膜１５に相当し、マスク膜の除去による露出面を被覆する部分が裏面絶縁膜１４に相当する。この絶縁膜として、例えば、テトラエトキシシラン（ＴＥＯＳ：Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｘｙ Ｓｉｌｉｃａｔｅ）ガスを用いたＬＰ−ＣＶＤ（低圧気相成長）法により、ＴＥＯＳ酸化膜を堆積させてもよい。あるいは、マスク膜３１を除去した後に熱酸化を行って、分離絶縁膜１５と裏面絶縁膜１４を熱酸化膜で形成してもよい。
【００３２】
次いで、図８に示すように、裏面絶縁膜１４に、例えばＣＶＤ法によって例えばシリコン窒化膜を堆積し、さらにその上に、例えばスピンコート法によって例えばポリイミド膜を積層することによって、裏側保護膜２６を形成する。続いて、裏側保護膜２６の上に、例えばスピンコート法によって裏側封止樹脂２７を積層する。なお、シリコン窒化膜、ポリイミド膜および封止樹脂のいずれか一つまたは二つを組み合わせて裏面絶縁膜１４を被覆する構成としてもよい。
【００３３】
次いで、図９に示すように、バックグラインドによっておもて側封止樹脂２０の表面を研磨して、ポスト２１の表面を露出させる。なお、図３〜図８においては、ポスト２１の表面が露出しているように示されているが、実際は、ポスト２１はおもて側封止樹脂２０によって覆われている。続いて、ポスト２１の表面に、例えばスクリーン印刷法によって例えば半田を印刷して外部電極２２を形成する。最後に、ダイシングを行って個々のチップ３６に分割すると、図１に示す半導体装置１１が完成する。
【００３４】
実施の形態１によれば、裏面絶縁膜１４および分離絶縁膜１５によって、素子形成領域１３を互いに絶縁分離することができるので、高価なＳＯＩウエハを用いずに、安価な一般的な半導体ウエハを用いて、誘電体分離構造を有する半導体装置１１を安価に製造することができる。従って、誘電体分離構造を有する安価な半導体装置１１が得られる。
【００３５】
実施の形態２．
図１０は、実施の形態２にかかる半導体装置の構成を示す断面図である。図１０に示すように、実施の形態２では、半導体装置４１は、半導体基板１２の裏面側に裏面電極４２を備えている。この裏面電極４２は、半導体素子が例えばＭＯＳＦＥＴの場合にはドレイン電極であり、ＩＧＢＴの場合にはコレクタ電極である。裏面電極４２は、裏面絶縁膜１４に設けられたコンタクトホールを介して半導体素子に電気的に接続されている。裏面電極４２は、裏側保護膜２６により被覆されている。
【００３６】
裏側保護膜２６にはコンタクトホールが設けられており、このコンタクトホールを介して、例えば半田からなる外部電極４３が裏面電極４２に接続されている。半導体装置４１は、外部電極４３を介して回路基板等の基板に直接、実装される。それによって、半導体素子で発生した熱は、裏面電極４２および外部電極４３を伝わって回路基板等へ流れる。なお、図１０に示す例では、裏側保護膜２６が裏側封止樹脂により被覆されていないが、この場合には、裏側保護膜２６が第２封止層となる。実施の形態１と同様に、第２封止層として、裏側保護膜２６を被覆する裏側封止樹脂が設けられていてもよい。
【００３７】
表面電極１７は、半導体素子が例えばＭＯＳＦＥＴの場合にはソース電極であり、ＩＧＢＴの場合にはエミッタ電極である。実施の形態２では、ポスト２１の表面に外部電極が設けられていない。従って、半導体装置４１が回路基板等に実装される場合には、ポスト２１は、ワイヤボンディングで回路基板等のランド部に接続される。そして、半導体装置４１は、ポッティング樹脂などによりボンディングワイヤとともに封止される。その他の構成は、実施の形態１と同様である。
【００３８】
図１１は、図１０のＡ部の構成を詳細に示す断面図である。このＡ部は、ポスト２１、再配線１９、表面電極１７、半導体基板１２、裏面電極４２および外部電極４３を通る部分である。図１１に示すように、この半導体素子は、ＩＧＢＴである。素子形成領域１３には、ドリフト領域５１、チャネル領域５２、コンタクト領域５３、エミッタ領域５４およびコレクタ領域５５が設けられている。チャネル領域５２は、素子形成領域１３のおもて面側に選択的に設けられている。コンタクト領域５３およびエミッタ領域５４は、チャネル領域５２内に選択的に設けられている。コレクタ領域５５は、素子形成領域１３の裏面側に設けられている。素子形成領域１３の、チャネル領域５２、コンタクト領域５３、エミッタ領域５４およびコレクタ領域５５を除く領域は、ドリフト領域５１である。
【００３９】
裏面電極４２は、コレクタ電極であり、コレクタ領域５５に接している。ゲート電極５６は、チャネル領域５２の、エミッタ領域５４とドリフト領域５１の間の領域の上にゲート絶縁膜５７を介して設けられている。図には現れていないが、ゲート電極５６は、装置のおもて面側に引き出される。表面電極１７は、エミッタ電極であり、エミッタ領域５４およびコンタクト領域５３で接している。表面電極１７は、層間絶縁膜１６によりゲート電極５６から絶縁されている。
【００４０】
以上の構成により、半導体装置４１は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造となっている。この半導体装置４１は、例えばドリフト電流が半導体装置４１の深さ方向に流れる縦型の素子に適している。半導体基板１２の厚さおよびおもて側封止樹脂２０の厚さ、並びにそれらの理由は、実施の形態１と同様である。
【００４１】
図１２〜図１５は、実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。図１２〜図１５を参照しながら、実施の形態２にかかる半導体装置の製造方法について説明する。まず、図２〜図７に示す工程に従って、実施の形態１と同様に、半導体装置のおもて面側の構成と、裏面絶縁膜１４および分離絶縁膜１５からなる誘電体分離構造を作製する。
【００４２】
次いで、図１２に示すように、パターニングとエッチングによって裏面絶縁膜１４にコンタクトホール４４を形成し、素子形成領域１３のコレクタ領域を露出させる。次いで、図１３に示すように、スパッタ法やメッキ法によって、ウエハ（半導体基板１２）の裏側の面にアルミニウムなどの金属膜を積層し、この金属膜でコンタクトホール４４を埋めるとともに、裏面絶縁膜１４を被覆する。そして、パターニングとエッチングによって、この金属膜の、分離絶縁膜１５で埋められた分離溝３３や集積回路の形成領域４５を覆う部分を除去し、個々の高耐圧半導体素子の領域にのみ、裏面電極４２として金属膜を残す。
【００４３】
次いで、図１４に示すように、裏面絶縁膜１４および裏面電極４２に、例えばＣＶＤ法によって例えばシリコン窒化膜を堆積する。そして、パターニングとエッチングによって、このシリコン窒化膜の一部を除去し、裏面電極４２を露出させる。次いで、シリコン窒化膜および裏面電極４２に、例えばスピンコート法によって例えばポリイミド膜を積層する。そして、パターニングによって、このポリイミド膜の一部を除去し、裏面電極４２を露出させる。この場合、裏側保護膜２６は、シリコン窒化膜とポリイミド膜により構成される。
【００４４】
次いで、図１５に示すように、裏面電極４２の表面に、例えばスクリーン印刷法によって例えば半田を印刷して外部電極４３を形成する。最後に、ダイシングを行って個々のチップ４６に分割すると、図１０に示す半導体装置４１が完成する。
【００４５】
実施の形態２によれば、実施の形態１と同様の効果の他に、次のような効果が得られる。半導体装置４１を、外部電極４３を介して回路基板等に直接、実装することによって、半導体素子で発生した熱を回路基板等へ逃がすことができるので、高い放熱性を実現することができる。従って、例えばフラットパネルディスプレイ用や車載用の半導体装置などのように、発熱量の大きい半導体装置に有効である。近時、これらの用途の半導体装置では、定格電流を変えずに高耐圧半導体素子の小型化が進んでいるため、電流密度が高くなり、発熱量が増大してきている。発熱量の増大は、高耐圧半導体素子の破壊耐量の低下を招く。実施の形態２によれば、高い放熱性によって、破壊耐量が低下するのを抑制することができる。
【００４６】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や材質は一例であり、本発明はそれらに限定されるものではない。また、外部電極２２，４３をメッキ法により形成してもよい。また、裏面絶縁膜１４を裏側保護膜２６や裏側封止樹脂２７で被覆しなくてもよい。また、裏側保護膜２６および裏側封止樹脂２７のいずれか一方のみが設けられている構成でもよい。
【産業上の利用可能性】
【００４７】
以上のように、本発明にかかる半導体装置およびその製造方法は、誘電体分離構造を有する半導体装置に有用であり、特に、低圧ロジック制御回路と高圧回路を集積したパワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に適している。
【図面の簡単な説明】
【００４８】
【図１】実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。
【図１０】実施の形態２にかかる半導体装置の構成を示す断面図である。
【図１１】図１０のＡ部の構成を詳細に示す断面図である。
【図１２】実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。
【図１３】実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。
【図１４】実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。
【図１５】実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。
【図１６】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００４９】
１１，４１ 半導体装置
１２ 半導体基板、半導体ウエハ
１３ 素子形成領域
１４，１５ 絶縁膜
１９，２１ 導電領域
２０ 第１封止層
２７ 第２封止層
３３ 分離溝
３６，４６ チップ
４２ 電極
【特許請求の範囲】
【請求項１】
１または２以上の半導体素子を含む複数の素子形成領域に分割された半導体基板と、
前記半導体基板のおもて面を封止する第１封止層と、
前記半導体基板の裏面を被覆するとともに、互いに隣接する前記素子形成領域の間で前記裏面から前記おもて面まで延びる絶縁膜と、
を具備し、前記絶縁膜によって前記素子形成領域がその周囲の前記素子形成領域から電気的に分離されていることを特徴とする半導体装置。
【請求項２】
前記おもて面側に、前記第１封止層を貫通して前記半導体素子に電気的に接続する導電領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜がさらに第２封止層により封止されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記裏面側に、前記第２封止層および前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体基板の厚さが５μｍ以上２０μｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第１封止層の厚さが１００μｍ以上１０００μｍ以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
複数の半導体素子が形成された半導体ウエハのおもて面を第１封止層で封止する第１封止工程と、
前記第１封止層で封止された前記半導体ウエハの裏面を研磨して前記半導体ウエハを薄くする研磨工程と、
前記研磨により露出する面から前記半導体ウエハを貫通して前記おもて面に達する分離溝を形成する溝形成工程と、
前記分離溝を絶縁膜で埋めるとともに、前記研磨により露出する面を前記絶縁膜で被覆する絶縁膜被覆工程と、
前記第１封止層および前記絶縁膜を有する前記半導体ウエハを複数のチップに分割する分割工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記絶縁膜被覆工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜被覆工程と前記分割工程の間に、前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極を形成する電極形成工程、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記電極形成工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１】
１または２以上の半導体素子を含む複数の素子形成領域に分割された半導体基板と、
前記半導体基板のおもて面を封止する第１封止層と、
前記半導体基板の裏面を被覆するとともに、互いに隣接する前記素子形成領域の間で前記裏面から前記おもて面まで延びる絶縁膜と、
を具備し、前記絶縁膜によって前記素子形成領域がその周囲の前記素子形成領域から電気的に分離されていることを特徴とする半導体装置。
【請求項２】
前記おもて面側に、前記第１封止層を貫通して前記半導体素子に電気的に接続する導電領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜がさらに第２封止層により封止されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記裏面側に、前記第２封止層および前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体基板の厚さが５μｍ以上２０μｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第１封止層の厚さが１００μｍ以上１０００μｍ以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
複数の半導体素子が形成された半導体ウエハのおもて面を第１封止層で封止する第１封止工程と、
前記第１封止層で封止された前記半導体ウエハの裏面を研磨して前記半導体ウエハを薄くする研磨工程と、
前記研磨により露出する面から前記半導体ウエハを貫通して前記おもて面に達する分離溝を形成する溝形成工程と、
前記分離溝を絶縁膜で埋めるとともに、前記研磨により露出する面を前記絶縁膜で被覆する絶縁膜被覆工程と、
前記第１封止層および前記絶縁膜を有する前記半導体ウエハを複数のチップに分割する分割工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記絶縁膜被覆工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜被覆工程と前記分割工程の間に、前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極を形成する電極形成工程、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記電極形成工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００９−２１２４３８（Ｐ２００９−２１２４３８Ａ）
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願番号】特願２００８−５６２４２（Ｐ２００８−５６２４２）
【出願日】平成２０年３月６日（２００８．３．６）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願日】平成２０年３月６日（２００８．３．６）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
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