半導体装置の製造方法及び半導体装置
【課題】 配線上のコンタクトプラグを導通不良なく形成することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 基板上に配線を形成する工程と、配線上に第１の膜を形成する工程と、第１の膜上に第２の膜を形成する工程と、第２の膜上に第２の膜よりもエッチング耐性が低い材料によって第３の膜を形成する工程と、配線上の第２の膜上に第３の膜の端部を有し端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域を形成する工程と、第２の膜又は第３の膜上に層間絶縁膜を形成する工程と、形状を有する領域において配線に接続するコンタクトプラグを形成する工程と、を含む。
【解決手段】 基板上に配線を形成する工程と、配線上に第１の膜を形成する工程と、第１の膜上に第２の膜を形成する工程と、第２の膜上に第２の膜よりもエッチング耐性が低い材料によって第３の膜を形成する工程と、配線上の第２の膜上に第３の膜の端部を有し端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域を形成する工程と、第２の膜又は第３の膜上に層間絶縁膜を形成する工程と、形状を有する領域において配線に接続するコンタクトプラグを形成する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に関し、特に電界効果トランジスタのコンタクト電極に電気的に接続するコンタクトプラグを備える半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、電界効果トランジスタのキャリア移動度を向上させる方法のひとつに、電界効果トランジスタのチャネル部に所定の応力を加えて、チャネル部の結晶に歪みを与える方法が提案されている。具体的には、ｎ型電界効果トランジスタの表面には、引張応力膜が形成されている。ｐ型電界効果トランジスタの表面には、圧縮応力膜が形成されている。引張応力膜と圧縮応力膜とは、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの境界において相互に積層されている。
【０００３】
一方、従来から、このような電界効果トランジスタを備える半導体装置において、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの間に配線を形成するレイアウトが採用されている。そのようなレイアウトが採用される場合、引張応力膜と圧縮応力膜との重畳部が配線の上に形成される。さらに、引張応力膜及び圧縮応力膜を貼り分けて形成するために、どちらかの応力膜上にエッチングストッパが形成されている。
【０００４】
そのような各応力膜を貼り分けて形成する工程の際に、応力膜のエッチングストッパが各応力膜の重畳部の端部に残存する問題が発生する。前述した重畳部に、配線部のコンタクトプラグを形成するためのコンタクトホールを形成する際に、残存しているエッチングストッパの下の応力膜はエッチングされない。そのため、エッチングストッパの下においてコンタクトホールの開口不良が発生してしまう。そのため、コンタクトホールを導電性部材で充填してコンタクトプラグを形成する際に、コンタクトプラグの導通不良が発生する。
【０００５】
このようなコンタクトプラグの導通不良を防止するために、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの間に、引張応力膜と圧縮応力膜との重畳部を避けて配線を形成する技術が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２００７−８８４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１においては、引張応力膜と圧縮応力膜との重畳部を避けて配線を形成するための領域を設けることが必要となる。そのため、半導体装置における配線のレイアウトに制約が生じてしまう。
【０００７】
本発明の目的は、配線上におけるコンタクトプラグの導通不良の発生を抑制することができる構造を有する半導体装置の製造方法及び半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の課題を解決するため、本発明の第１の側面によれば、基板上に配線を形成する工程と、前記配線上に第１の膜を形成する工程と、前記第１の膜上に第２の膜を形成する工程と、前記第２の膜上に前記第２の膜よりもエッチング耐性が低い材料によって第３の膜を形成する工程と、前記第２の膜上に前記第３の膜の端部を有し前記端部の膜厚と前記配線上の他部分の膜厚が異なる形状を有する領域を形成する工程と、前記第２の膜又は前記第３の膜上に層間絶縁膜を形成する工程と、前記形状を有する領域において前記配線に接続するコンタクトプラグを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明の第２の側面によれば、基板上に形成された配線と、前記配線上に形成された第１の膜と、前記第１の膜上に形成された第２の膜と、端部の膜厚と前記配線上の他部分の膜厚が異なる領域を有する第３の膜と、前記配線に接続するコンタクトプラグと、を有し、前記第３の膜は、前記第２の膜よりもエッチング耐性が低い材料で形成されていることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法及び半導体装置によれば、コンタクトプラグを第３の膜の配線上の第２の膜上に端部を有し端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域において形成することができるため、コンタクトプラグの導通不良を防ぐことができる。
【００１１】
また、第２の膜上に第３の膜の端部を有し端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域を形成する工程によって、コンタクトホール形成工程における開口不良の発生を抑えることができる。そのため、コンタクトプラグの導通不良の発生を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例にかかる半導体装置の構造及び半導体装置の製造方法の実施例が説明される。ただし、本発明は各実施例に限定されるものではない。
【００１３】
本発明の実施例における半導体装置の製造方法及び半導体装置によれば、コンタクトプラグを配線上の第２の膜上に端部を有し第３の膜の端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域において形成することができるため、コンタクトプラグの導通不良を防ぐことができる。
【００１４】
また、第２の膜上に第３の膜の端部を有し端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域を形成する工程によって、コンタクトホール形成工程における開口不良の発生を抑えることができる。そのため、コンタクトプラグの導通不良の発生を抑制することができる。
【００１５】
図１は、本発明の実施例に係る半導体装置１００の構造を示す。図１Ａは、半導体装置１００の平面図である。図１Ｂは、図１ＡのＸ−Ｘ´線に沿った半導体装置１００の断面図である。
【００１６】
図１Ａにおいて、第２の膜は４、第３の膜は６ａ、第３の膜の膜厚が異なる形状を有する領域は６ａ´、ｎ型ＭＩＳトランジスタは１０、ゲート電極は１３、サイドウォールは１４、ｐ型ＭＩＳトランジスタは２０、ゲート電極は２３、サイドウォールは２４、配線は３３、サイドウォールは３４、コンタクトプラグは５０ａ及び５０ｂ、活性領域は６０、活性領域は７０で示す。なお、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは電界効果トランジスタのことをいう。
【００１７】
図１Ａに示すように、素子分離領域２はｎ型ＭＩＳトランジスタ１０の周囲及びｐ型ＭＩＳトランジスタ２０の周囲に設けられている。
【００１８】
ｎ型ＭＩＳトランジスタ１０の活性領域６０は、素子分離領域２に画定されている矩形の領域である。ｎ型ＭＩＳトランジスタ１０のゲート電極１３は、その矩形状のパターン部分が活性領域６０の中央部を横断するように設けられている。
【００１９】
ｐ型ＭＩＳトランジスタ２０の活性領域７０は、素子分離領域２に画定されている矩形の領域である。ｐ型ＭＩＳトランジスタ２０のゲート電極２３は、その矩形状のパターン部分が活性領域７０の中央部を横断するように設けられている。
【００２０】
配線３３は、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間を横断するように設けられている。そして、本実施例では、配線３３はｎ型ＭＩＳトランジスタ１０のゲート電極１３及びｐ型ＭＩＳトランジスタ２０のゲート電極２３と平行に設けられている。ただし、配線３３はｎ型ＭＩＳトランジスタ１０のゲート電極１３及びｐ型ＭＩＳトランジスタ２０のゲート電極２３と平行に設けられてなくてもよく、垂直に設けられていてもよい。
【００２１】
サイドウォール１４は、ｎ型ＭＩＳトランジスタ１０のゲート電極１３の周囲に設けられている。サイドウォール２４は、ｐ型ＭＩＳトランジスタ２０のゲート電極２３の周囲に設けられている。サイドウォール３４は、配線３３の周囲に設けられている。
【００２２】
ｎ型ＭＩＳトランジスタ１０のソース・ドレイン・エクステンション領域１５は、活性領域６０に、ゲート電極１３に隣接して所定の幅に設けられている。ｎ型ＭＩＳトランジスタ１０の不純物濃度が高いソース・ドレイン領域１６は、活性領域６０のうち、ゲート電極１３及びソース・ドレイン・エクステンション領域１５を除いた領域に設けられている。
【００２３】
ｐ型ＭＩＳトランジスタ２０のソース・ドレイン・エクステンション領域２５は、活性領域７０に、ゲート電極２３に隣接した所定の幅に設けられている。ｐ型ＭＩＳトランジスタ２０の不純物濃度が高いソース・ドレイン領域２６は、活性領域７０のうち、ゲート電極２３及びソース・トレイン・エクステンション領域２５を除いた領域に設けられている。なお、ゲート電極１３、ソース・ドレイン領域１６、ゲート電極２３、ソース・ドレイン領域２６及び配線３３をコンタクト電極という。
【００２４】
第２の膜４は、ｎ型ＭＩＳトランジスタ１０の形成領域に矩形状に形成されている。第２の膜４は、酸化シリコンから形成されている。第２の膜４は、後述する第３の膜の膜厚が異なる形状を有する領域６ａ´の下に重なって形成されている。
【００２５】
第３の膜６ａは、ｐ型ＭＩＳトランジスタ２０上に、且つｎ型ＭＩＳトランジスタ１０を矩形状に除いた領域に形成されている。第３の膜６ａは、ｎ型ＭＩＳトランジスタ１０を矩形状に除いた領域を囲むように、第３の膜の膜厚が異なる形状を有する領域６ａ´を有する。第３の膜６ａは、第２の膜４よりもエッチング耐性が低い窒化シリコンによって形成されている。第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するように形成されているため、領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。第３の膜の膜厚が異なる形状を有する領域６ａ´の一部は、配線３３と平行に形成されている。
【００２６】
コンタクトプラグ５０ａは、ｎ型ＭＩＳトランジスタ１０の不純物濃度が高いソース・ドレイン領域１６、及びｐ型ＭＩＳトランジスタ２０の不純物濃度が高いソース・ドレイン領域２６の形成領域に設けられている。ｎ型ＭＩＳトランジスタ１０の形成領域に設けられているコンタクトプラグ５０ａは、ｎ型ＭＩＳトランジスタ１０の不純物濃度が高いソース・ドレイン領域１６と電気的に接続するものである。又、ｐ型ＭＩＳトランジスタ２０の形成領域に設けられているコンタクトプラグ５０ａは、ｐ型ＭＩＳトランジスタ２０の不純物濃度が高いソース・ドレイン領域２６と電気的に接続するものである。なお、コンタクトプラグ５０ａは、第２の膜４及び第３の膜６ａの形成領域に設けられている。
【００２７】
コンタクトプラグ５０ｂは、配線３３の形成領域に形成されている。コンタクトプラグ５０ｂは、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間に形成されている。コンタクトプラグ５０ｂは、後述する第３の膜の膜厚が異なる形状を有する領域６ａ´に設けられている。コンタクトプラグ５０ｂは、配線３３と電気的に接続するものである。
【００２８】
図１Ｂにおいて、シリコン基板は１、素子分離領域は２、第１の膜は３、酸化シリコン膜は４、第３の膜は６ａ、第３の膜の膜厚が異なる形状を有する領域は６ａ´、層間絶縁膜は８、ｎ型ＭＩＳトランジスタは１０、ｐ型ウェル領域は１１、ゲート絶縁膜は１２、ゲート電極は１３、サイドウォールは１４、ソース・ドレイン・エクステンション領域は１５、不純物濃度が高いソース・ドレイン領域は１６、シリサイド層は１７、ｐ型ＭＩＳトランジスタは２０、ｎ型ウェル領域は２１、ゲート絶縁膜は２２、サイドウォールは２４、ソース・ドレイン・エクステンション領域は２５、不純物濃度が高いソース・ドレイン領域は２６、シリサイド層は２７、ゲート絶縁膜は３２、配線は３３、サイドウォールは３４、シリサイド層は３７、コンタクトプラグは５０ａ、コンタクトプラグは５０ｂで示す。なお、図１Ｂのうち、図１Ａで説明した構成と同様の構成には同一の符号を付す。
【００２９】
まず、ｎ型ＭＩＳトランジスタ１０の構造は以下のように説明される。
【００３０】
ｐ型ウェル領域１１は、シリコン基板１にｐ型の導電型を付与する不純物をイオン注入して形成された領域である。
【００３１】
ゲート絶縁膜１２は、ｐ型ウェル領域１１内においてシリコン基板１上に形成されている。
【００３２】
ゲート電極１３は、シリコン基板１上に、ゲート絶縁膜１２を介して形成されている。ゲート電極１３の高さは、例えば１００ｎｍ程度である。ゲート電極１３の幅は、例えば２５ｎｍから９０ｎｍ程度である。ゲート電極１３は、ポリシリコンによって形成されることが望ましい。
【００３３】
サイドウォール１４は、ゲート電極１３の側壁上に形成されている。サイドウォール１４は、絶縁材料である酸化シリコンによって形成されることが望ましい。
【００３４】
ソース・ドレイン・エクステンション領域１５は、ｎ型の導電型を付与する不純物をイオン注入した領域である。ソース・ドレイン・エクステンション領域１５は、ゲート電極１３の矩形パターンの長辺から例えば５ｎｍから１０ｎｍまでの範囲に、且つシリコン基板１の内部においてその表面から例えば最大深さ２０ｎｍから４０ｎｍまでの範囲に形成されている。
【００３５】
不純物濃度が高いソース・ドレイン領域１６は、シリコン基板１上のサイドウォール１４が位置する端部から所定の幅に設けられている。図１Ａに示すように、不純物濃度が高いソース・ドレイン領域１６は、ゲート電極１３を除く活性領域６０に形成されている。不純物濃度が高いソース・ドレイン領域１６の最大形成深さは、シリコン基板１の表面から例えば９０ｎｍまでの範囲で形成されるのが望ましい。
【００３６】
シリサイド層１７は、ゲート電極１３及び不純物濃度が高いソース・ドレイン領域１６の表面上に形成されている。シリサイド層１７は、例えば２０ｎｍから７０ｎｍの厚みで形成するのが望ましい。なお、本発明において、シリサイド層１７を形成することは必須ではない。
【００３７】
第１の膜３は、シリコン基板１上において、ｎ型ＭＩＳトランジスタ１０及び配線３３上に形成されている。即ち、第１の膜３は、ゲート電極１３、サイドウォール１４、シリサイド層１７及び不純物濃度が濃いソース・ドレイン領域１６上に形成されている。第１の膜３の膜厚は、例えば７０ｎｍから９０ｎｍ程度である。第１の膜３は、ｎ型ＭＩＳトランジスタ１０のチャネル部分に引張応力が加えられるように形成されている。第１の膜３は、窒化シリコンから形成されることが望ましい。
【００３８】
第２の膜４は、第１の膜３上に形成されている。即ち、第２の膜４は、シリコン基板１上において、ｎ型ＭＩＳトランジスタ１０及び配線３３を覆うように形成されている。第２の膜４は、酸化シリコンから形成されていることが望ましい。第２の膜４の膜厚は、１０ｎｍから３５ｎｍである。
【００３９】
次いで、ｐ型ＭＩＳトランジスタ２０の構造について説明する。
【００４０】
ｎ型ウェル領域２１は、シリコン基板１にｐ型の導電型を付与する不純物をイオン注入して形成された領域である。
【００４１】
ゲート絶縁膜２２は、ｎ型ウェル領域２１内においてシリコン基板１上に形成されている。
【００４２】
ゲート電極２３は、シリコン基板１上に、ゲート絶縁膜２２を介して形成されている。ゲート電極２３の高さは、例えば１００ｎｍ程度である。ゲート電極２３の幅は、例えば２５ｎｍから９０ｎｍ程度である。ゲート電極２３は、ポリシリコンによって形成されることが望ましい。
【００４３】
サイドウォール２４は、ゲート電極２３の側壁上に形成されている。サイドウォール２４は、絶縁材料である酸化シリコンによって形成されることが望ましい。
【００４４】
ソース・ドレイン・エクステンション領域２５は、ｎ型の導電型を付与する不純物をイオン注入した領域である。ソース・ドレイン・エクステンション領域２５は、ゲート電極２３の矩形パターンの長辺から例えば５ｎｍから１０ｎｍまでの範囲に、且つシリコン基板１の内部においてその表面から例えば最大深さ２０ｎｍから４０ｎｍまでの範囲に形成されている。
【００４５】
不純物濃度が高いソース・ドレイン領域２６は、シリコン基板１上のサイドウォール２４が位置する端部から所定の幅に設けられている。図１Ａに示すように、不純物濃度が高いソース・ドレイン領域２６は、ゲート電極２３を除く活性領域７０に形成されている。不純物濃度が高いソース・ドレイン領域２６の最大形成深さは、シリコン基板１の表面から例えば９０ｎｍまでの範囲で形成されるのが望ましい。
【００４６】
シリサイド層２７は、ゲート電極２３及び不純物濃度が高いソース・ドレイン領域２６の表面上に形成されている。シリサイド層２７は、例えば２０ｎｍから７０ｎｍの厚みで形成するのが望ましい。なお、本発明において、シリサイド層２７を形成することは必須ではない。
【００４７】
第３の膜６ａは、ｐ型ＭＩＳトランジスタ２０、配線３３及び第２の膜４上に形成されている。即ち、第３の膜６ａは、ゲート電極２３、サイドウォール２４、シリサイド層２７、及び不純物濃度が濃いソース・ドレイン領域２６上に形成されている。第３の膜６ａの膜厚は、例えば７０ｎｍから９０ｎｍ程度である。第３の膜６ａは、ｐ型ＭＩＳトランジスタ２０のチャネル部分に引張応力が加えられるように形成されている。第３の膜６ａは、窒化シリコンから形成されることが望ましい。第３の膜６ａは、第２の膜４よりもエッチング耐性が低い材料によって形成されている。
【００４８】
第３の膜６ａは、配線３３上の第２の膜４上に端部を有し端部の膜厚と配線３３上の他部分の膜厚が異なる形状を有する領域６ａ´を有する。第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するように形成されているため、第３の膜の膜厚が異なる形状を有する領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。なお、第３の膜６ａの端部は、配線３３上に形成されてなくともよい。
【００４９】
ゲート絶縁膜３２は、素子分離領域２上に形成されている。
【００５０】
配線３３は、素子分離領域２上に、ゲート絶縁膜２２を介して形成されている。配線３３の高さは、例えば１００ｎｍ程度である。配線３３の幅は、例えば１００ｎｍから１５０ｎｍ程度である。配線３３は、ポリシリコンにより構成することができる。配線３３は、ｎ型ＭＩＳトランジスタ１０及びｐ型ＭＩＳトランジスタ２０との間に形成されている。配線３３は、第１の膜３又は第３の膜６ａの下に形成されている。
【００５１】
サイドウォール３４は、配線３３の側壁上に形成されている。サイドウォール３４は、絶縁材料である酸化シリコンを用いることができる。
【００５２】
層間絶縁膜８は、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｏｘｙｓｉｌａｎｅ、Ｓｉ（ＯＣ２Ｈ５ＯＨ）４）膜によって、シリコン基板１の全面上に２５０ｎｍから７００ｎｍで形成されている。
【００５３】
コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂは、例えば密着層として例えばチタン、拡散防止層として例えば窒化チタン、プラグ材として例えばタングステンを順次積層することによって形成されている。密着層は、シリサイド層１７、シリサイド層２７及びシリサイド層３７と、拡散防止膜との密着性を向上させるために形成されるものである。拡散防止層は、プラグ材が層間絶縁膜に拡散するのを防止するために形成されるものである。
【００５４】
コンタクトプラグ５０ａは、シリサイド層１７及びシリサイド層２７を介して、ｎ型ＭＩＳトランジスタ１０のコンタクト電極であるソース・ドレイン電極１６及びｐ型ＭＩＳトランジスタ２０のコンタクト電極であるソース・ドレイン電極２６と電気的に接続するために形成されている。
【００５５】
コンタクトプラグ５０ｂは、配線３３上に、シリサイド層３７を介して、コンタクト電極である配線３３を電気的に接続するために形成されている。コンタクトプラグ５０ｂは、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間に形成されている。
【００５６】
なお、ソース・ドレイン電極１６上のコンタクトプラグ５０ａは、層間絶縁膜８、第１の膜３及び第２の膜４を貫通するように形成されている。ソース・ドレイン電極２６上のコンタクトプラグ５０ａは層間絶縁膜８及び第３の膜６ａを貫通するように形成されている。配線３３上の範囲にあるコンタクトプラグ５０ｂは、第３の膜の膜厚が異なる形状を有する領域６ａ´において、層間絶縁膜８、第１の膜３及び第２の膜４を貫通するように形成されている。
【００５７】
半導体装置１００の製造工程で後述するように、コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂを形成する工程の前に、層間絶縁膜８を異方性エッチングしてコンタクトホール４０を形成する工程を有する。層間絶縁膜８は酸化シリコンから形成されており、第３の膜６ａは窒化シリコンから形成されているため、双方の形成物質が異なる。そのため、層間絶縁膜８のエッチング工程の際に、層間絶縁膜８のエッチングガスによって窒化シリコンである第３の膜６ａをエッチングすることは困難である。しかしながら、本実施例における第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するように形成されているため、第３の膜の膜厚が異なる形状を有する領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。そのため、第３の膜の膜厚が異なる形状を有する領域６ａ´は、層間絶縁膜８をエッチングする工程において除去することができる。したがって、第３の膜の膜厚が異なる形状を有する領域６ａ´のエッチングは、窒化シリコン用のエッチングガスを用いなくても容易にエッチングすることができる。そのため、コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂは、コンタクトホール４０の開口箇所に応じてエッチングガスを変更する必要が無く、同一工程で形成することができ、且つコンタクトプラグ５０ａ及びコンタクトプラグ５０ｂの導通不良を防ぐことができる。
【００５８】
図２から図８は、本発明にかかるｎ型ＭＩＳトランジスタ１０及びｐ型ＭＩＳトランジスタ２０を備える半導体装置１００の製造工程を示す。
【００５９】
図２Ａはｎ型ＭＩＳトランジスタ１０、ｐ型ＭＩＳトランジスタ２０、及び配線３３を形成する工程を示す。図２Ａにおいて、シリコン基板は１、素子分離領域は２、ｎ型ＭＩＳトランジスタは１０、ｐ型ウェル領域は１１、ゲート絶縁膜は１２、ゲート電極は１３、サイドウォールは１４、ソース・ドレイン・エクステンション領域は１５、不純物濃度が高いソース・ドレイン領域は１６、シリサイド層は１７、ｐ型ＭＩＳトランジスタは２０、ｎ型ウェル領域は２１、ゲート絶縁膜は２２、サイドウォールは２４、ソース・ドレイン・エクステンション領域は２５、不純物濃度が高いソース・ドレイン領域は２６、シリサイド層は２７、ゲート絶縁膜は３２、配線は３３、サイドウォールは３４、及びシリサイド層は３７で示す。なお、図２Ａのうち、図１Ｂで説明した構成と同様の構成には同一の符号が付されている。
【００６０】
図２Ａに示すように、周知の工程によりｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０を有する相補形（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＩＳ構造が形成される。例えば、ｐ型シリコン基板１上に、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０を素子分離する素子分離領域２が形成される。
【００６１】
ｎ型ＭＩＳトランジスタ１０は、次に説明する工程によって形成される。ｎ型ＭＩＳトランジスタ１０を形成する部分のシリコン基板１内に、ｐ型不純物、例えばホウ素を注入してｐ型ウェル領域１１が形成される。次いで、シリコン基板１上に、例えば酸化窒化シリコンからなるゲート絶縁膜１２を介して、ポリシリコンのゲート電極１３が形成される。また、ゲート電極１３の両側のシリコン基板１内にはｎ型不純物、例えばリンやヒ素を注入してソース・ドレイン・エクステンション領域１５が形成される。次いで、ゲート絶縁膜１２およびゲート電極１３の側壁には、例えば酸化シリコンからなるサイドウォール１４が形成される。次いで、不純物濃度が高いソース・ドレイン領域１６にｎ型不純物、例えばリンやヒ素を注入して不純物濃度が高いソース・ドレイン領域１６が形成される。なお、ｎ型ＭＩＳトランジスタ１０のシリコン基板１内には、ｐ型ウェル領域１１が形成されない場合もある。
【００６２】
ｐ型ＭＩＳトランジスタ２０は、次に説明する工程によって形成される。例えば、ｐ型ＭＩＳトランジスタ２０を形成する部分のシリコン基板１内に、ｎ型不純物、例えばリンを注入してｎ型のウェル領域２１が形成される。次いで、シリコン基板１上に、例えば酸化窒化シリコンからなるゲート絶縁膜２２を介して、ポリシリコンのゲート電極２３が形成される。また、ゲート電極２３の両側のシリコン基板１内には、ｐ型不純物、例えばホウ素を注入してソース・ドレイン・エクステンション領域２５が形成される。ゲート絶縁膜２２およびゲート電極２３の側壁には、例えば酸化シリコンからなるサイドウォール２４が形成される。次いで、不純物濃度が高いソース・ドレイン領域２６にｐ型不純物、例えばホウ素を注入して不純物濃度が高いソース・ドレイン領域２６が形成される。
【００６３】
配線３３は、素子分離領域２の上に、例えば酸化窒化シリコンからなるゲート絶縁膜３２を介して形成される。配線３３は、ポリシリコンから形成されることが望ましい。サイドウォール３４は、配線３３の側壁上に形成されている。サイドウォール３４は、絶縁材料である酸化シリコンを用いることができる。
【００６４】
シリサイド層１７は、ゲート電極１３及び不純物濃度が高いソース・ドレイン領域１６の上に形成される。シリサイド層２７は、ゲート電極２３及び不純物濃度が高いソース・ドレイン領域２６の上に形成される。シリサイド層３７は、配線３３の上に形成される。シリサイド層１７、シリサイド層２７及びシリサイド層３７は、例えばコバルトシリサイドから形成される。
【００６５】
なお、シリサイド層１７、シリサイド層２７及びシリサイド層３７の形成工程において、ゲート電極１３、不純物濃度が高いソース・ドレイン領域１６、ゲート電極２３、不純物濃度が高いソース・ドレイン領域２６及び配線３３の表面上にコバルト膜を形成した後に、保護膜としてチタン膜あるいは窒化チタン膜が形成されてもよい。この場合、シリサイド層１７、シリサイド層２７及びシリサイド層３７の膜厚は５ｎｍから３０ｎｍであることが望ましい。なお、本発明において、シリサイド層１７、シリサイド層２７及びシリサイド層３７を形成することは必須ではない。
【００６６】
なお、このようなＣＭＩＳ構造における各部の膜厚や不純物濃度等は、このＣＭＩＳ構造の要求特性等に応じ、任意に設定される。
【００６７】
図２Ｂは第１の膜３を形成する工程を示す。図４は、図３に加えて第１の膜３を示す。
【００６８】
図２Ｂに示すように、シリコン基板１の全面に、膜厚５０ｎｍから９０ｎｍの窒化シリコンからなる第１の膜３を形成する。第１の膜３は引張応力膜であり、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シラン系ガス（ＳｉＨ２Ｃｌ２,ＳｉＨ４,Ｓｉ２Ｈ４,Ｓｉ２Ｈ６等）、アンモニアガスを用いて形成される。形成の際、シラン系ガスの流量は、５ｓｃｃｍから５０ｓｃｃｍの範囲とし、アンモニアガスの流量は、５００ｓｃｃｍから１００００ｓｃｃｍの範囲とする。さらに、キャリアガスとして窒素ガスまたはアルゴンガスが用いられる。キャリアガスの流量は、５００ｓｃｃｍから１００００ｓｃｃｍの範囲とする。各ガスを導入するチャンバは、その内圧が０．１Ｔｏｒｒから４００Ｔｏｒｒ、温度が４００℃から４５０℃に制御される。なお、流量単位ｓｃｃｍは、０℃，１０１．３ｋＰａでの流量ｍＬ／ｍｉｎの換算値である。また、１Ｔｏｒｒは、約１３３．３２２Ｐａである。このような条件で形成される第１の膜３は、その引張応力が４００ＭＰａから５００ＭＰａ程度になる。なお、後述するＵＶ照射より、第１の膜３を収縮させ、引張応力を増加させてもよい。
【００６９】
図３Ａは、第２の膜４を形成する工程を示す。図３Ａは、図２Ｂに加えて第２の膜４を示す。
【００７０】
図３Ａに示すように、第１の膜３上に、酸化シリコンからなる第２の膜４が形成される。第２の膜４は、例えば、プラズマＣＶＤ法を用いて形成される。第２の膜４の膜厚は１５ｎｍから３５ｎｍである。その際は、例えば、シラン系ガスであるＳｉＨ４と酸素の混合ガスが用いられる。プラズマＣＶＤの際、基板温度は、３５０℃から４５０℃に設定される。なお、ここで形成する第２の膜４は、後述する第３の膜６ａをエッチングする際（図５Ｂ及び図６Ａ参照）に、第１の膜３がエッチングされるのを防ぐエッチングストッパとして機能するものである。
【００７１】
図３Ｂは第２の膜４をエッチングする工程を示す。図３Ｂは、図３Ａに加えてレジストマスク５を示す。
【００７２】
図３Ｂに示すように、ｎ型ＭＩＳトランジスタ１０側にレジストマスク５が形成され、ｐ型ＭＩＳトランジスタ２０側に形成されている第２の膜４がエッチングにより除去される。この第２の膜４のエッチングは、例えば、フッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行われる。チャンバ温度は例えば−１５℃から＋１０℃、ガス流量はＣ4Ｆ8が０．１ｓｃｃｍから１０ｓｃｃｍ、Ａｒが１００ｓｃｃｍから１０００ｓｃｃｍ、Ｏ2が０．１ｓｃｃｍから１０ｓｃｃｍである。
【００７３】
図４Ａは第１の膜３をエッチングする工程を示す。
【００７４】
図４Ａに示すように、第２の膜４のエッチング後、同じレジストマスク５が用いられ、ｐ型ＭＩＳトランジスタ２０側に形成されている第１の膜３がエッチングにより除去される。この第１の膜３のエッチングは、例えば、フッ素系ガスであるＣＨＦ３を含有するＣＨＦ３／Ａｒ／Ｏ２ガスを用いたＲＩＥ法により行われる。チャンバ温度は例えば０℃から３５℃、ガス流量はＣＨＦ３が１ｓｃｃｍから１００ｓｃｃｍ、Ａｒが１０ｓｃｃｍから５００ｓｃｃｍ、Ｏ２が１ｓｃｃｍから１００ｓｃｃｍである。ｐ型ＭＩＳトランジスタ２０側の第１の膜３のエッチング後、レジストマスク５は除去される。
【００７５】
図３Ｂに示した第２の膜４のエッチングと、この図４Ａに示した第１の膜３のエッチングにより、ｎ型ＭＩＳトランジスタ１０上にのみ第１の膜３および第２の膜４が残った状態になる。ｎ型ＭＩＳトランジスタ１０のチャネル部分には、この第１の膜３によって引張応力が加えられるようになる。
【００７６】
なお、レジストマスク５の除去後は、ｎ型ＭＩＳトランジスタ１０上に残る第１の膜３に対してＵＶ（紫外線）照射が行われてもよい。ＵＶ照射には、チャンバ内を所定環境に制御してＵＶ照射を行うことのできるＵＶ照射装置が用いられる。ＵＶ照射は、例えば、照射温度約４５０℃、照射時間約２０分の条件で行われる。
【００７７】
照射されたＵＶは、第２の膜４を透過して、その下の第１の膜３に到達する。ＵＶが照射された第１の膜３は、ＵＶ照射前に比べ、その引張応力が大きくなり、同時に硬化する。ＵＶが照射されることにより、第１の膜３に残存していた水素が除去されるからである。
【００７８】
このＵＶ照射により、ＵＶ照射前におよそ４００ＭＰａから５００ＭＰａであった引張応力は１．８ＧＰａから２ＧＰａ程度まで向上させることができる。なお、本発明において、このＵＶ照射工程は必須ではない。
【００７９】
図４Ｂは窒化シリコン膜６を形成する工程を示す。図４Ｂは、図４Ａに加えて窒化シリコン膜６を示す。
【００８０】
図４Ｂに示すように、その第１の膜３と第２の膜４が残るシリコン基板１全面に、ｐ型ＭＩＳトランジスタ２０に圧縮応力を印加するための窒化シリコン膜６が形成される。窒化シリコン膜６の膜厚は例えば５０ｎｍから９０ｎｍである。
【００８１】
窒化シリコン膜６は、例えば、プラズマＣＶＤ法によって、炭素系化合物を含有するＳｉＨ４ガスとＮＨ３ガスが用いられて形成される。
【００８２】
窒化シリコン膜６の形成工程の際、ＳｉＨ４ガスの流量は、１００ｓｃｃｍから１０００ｓｃｃｍの範囲とし、ＮＨ3ガスの流量は、５００ｓｃｃｍから１００００ｓｃｃｍの範囲とする。さらに、キャリアガスとしてＮ２ガスまたはＡｒガスが用いられ、その流量は、５００ｓｃｃｍから１００００ｓｃｃｍの範囲とする。各ガスを導入するチャンバは、その内圧が０．１Ｔｏｒｒから４００Ｔｏｒｒ、温度が４００℃から４５０℃に制御される。ＲＦパワーは１００Ｗから１０００Ｗ程度である。形成後の窒化シリコン膜６には、通常、炭素が残存する。このような条件にて堆積される窒化シリコン膜６は、その圧縮応力が２．５ＧＰａから３ＧＰａ程度になる。
【００８３】
図５Ａは、レジストマスク７を形成する工程を示す。図５Ａに示すように、全面に窒化シリコン膜６を堆積した後は、ｐ型ＭＩＳトランジスタ２０側にレジストマスク７が形成される。
【００８４】
図５Ｂは、配線３３上の窒化シリコン膜６を除去する工程を示す。図５Ｂは、図５Ａに次いで、第３の膜の残渣６ｂ、第３の膜６ａ及び第３の膜の膜厚が異なる形状を有する領域６ａ´を示す。図５Ｂに示すように、第２の膜４をエッチングストッパにして、ｎ型ＭＩＳトランジスタ１０側に形成されている窒化シリコン膜６がエッチングにより除去される。第３の膜６ａは、第２の膜４よりもエッチング耐性が低い窒化シリコンによって形成されている。窒化シリコン膜６の等方性エッチングは、例えば、フッ素系ガスであるＣＦ４を含有するＣＦ４／Ｏ2ガスを用いて行われる。チャンバ温度は例えば０℃から３５℃、等方性エッチング時の圧力は、１０Ｐａから１００Ｐａである。ガス流量はＣＦ４が１０ｓｃｃｍから１００ｓｃｃｍ、Ｏ２が１００ｓｃｃｍから５００ｓｃｃｍである。ＲＦパワーは１００から５００Ｗである。等方性エッチングの処理時間は、５秒から２５秒である。この等方性エッチング工程によって、レジストマスク７が形成されているｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間にある第３の膜６ａを除去することができる。等方性エッチングの処理時間は、窒化シリコン膜６の膜厚及び窒化シリコン膜６のエッチングレートから算出することができる。また、窒化シリコン膜６の等方性エッチングの際に、終点（Ｅｎｄ Ｐｏｉｎｔ）を検出することによって設定してもよい。この工程によって、配線３３上の第２の膜４上に第３の膜の端部を有し端部の膜厚と配線３３上の他部分の膜厚が異なる形状を有する領域６ａ´が形成される。第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するように形成されているため、領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。
【００８５】
また、等方性エッチングの代わりに、異方性エッチングによって第３の膜６のエッチングを実施することもできる。その際の異方性エッチングの条件は、ＲＦパワーを４００Ｗから６００Ｗに設定し、且つ異方性エッチングの圧力を５ｍＴｏｒｒから５０ｍＴｏｒｒに設定する。
【００８６】
等方性エッチング終了後、配線３３上を除いた第２の膜４の表面上には、第３の膜の残渣６ｂが残る。第３の膜の残渣６ｂは、第２の膜４の表面上にある窒化シリコン６のうち、等方性エッチングによって除去できなかったものをいう。
【００８７】
図６Ａは、第３の膜の残渣６ｂを除去する工程を示す。第３の膜の残渣６ｂは、異方性エッチングによって除去される。
【００８８】
この第３の膜の残渣６ｂのエッチングは、例えば、フッ素系ガスであるＣＨＦ3を含有するＣＨＦ３／Ａｒ／Ｏ２ガスを用いたＲＩＥ法により行われる。チャンバ温度は例えば０℃から６０℃、ガス流量はＣＨＦ３が５ｓｃｃｍから１００ｓｃｃｍ、Ａｒが１０ｓｃｃｍから５００ｓｃｃｍ、Ｏ2が１ｓｃｃｍから１００ｓｃｃｍである。異方性エッチングの圧力は、１０ｍＴｏｒｒから１００ｍＴｏｒｒである。異方性エッチングのＲＦパワーは１００Ｗから５００Ｗである。異方性エッチングの処理時間は、２０秒から６０秒である。
【００８９】
この工程によって、第３の膜の残渣６ｂが除去された領域にコンタクトホール４０を形成する工程の際に、いずれのコンタクトホール４０の形成位置におけるエッチング対象部材を同一にすることができる。そのため、コンタクトホール４０の開口不良を未然に防止することができる。なお、第３の膜の残渣６ｂは、等方性エッチングによって除去されてもよい。
【００９０】
図５Ｂに示した窒化シリコン６のエッチングと、この図６Ａに示した第３の膜の残渣６ｂのエッチングにより、ｐ型ＭＩＳトランジスタ２０上に第３の膜６ａが残った状態になる。ｐ型ＭＩＳトランジスタ２０のチャネル部分には、この第３の膜６ａによって引張応力が加えられるようになる。
【００９１】
図６Ｂは、レジストマスク７を除去する工程である。
【００９２】
図６Ｂに示すように、ｐ型ＭＩＳトランジスタ２０側の第１の膜３のエッチング後、レジストマスク７は除去される。
【００９３】
ここまでの工程により、ｎ型ＭＩＳトランジスタ１０上とｐ型ＭＩＳトランジスタ２０上にそれぞれ第１の膜３と第３の膜６ａが貼り分けられたＣＭＩＳ構造が完成する。
【００９４】
図７Ａは層間絶縁膜８を形成する工程を示す。図７Ａは、図６Ｂに加えて層間絶縁膜８を示す。
【００９５】
図７Ａに示すように、レジストマスク７の除去後、全面、即ち第２の膜４又は第３の膜６ａ上に、層間絶縁膜８として例えばＴＥＯＳ膜が形成される。層間絶縁膜８は、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｏｘｙｓｉｌａｎｅ、Ｓｉ（ＯＣ２Ｈ５ＯＨ）４）を、プラズマＣＶＤ法を用いて形成される。層間絶縁膜８は、全面にまず膜厚４５０ｎｍから７００ｎｍで形成された後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化され、最終的に約３５０ｎｍの膜厚となる。
【００９６】
図７Ｂは配線３３上にコンタクトホール４０を形成する工程を示す。図７Ｂは、図７Ａに加えてコンタクトホール４０を示す。
【００９７】
図７Ｂに示すように、層間絶縁膜８の形成後、不図示のレジストマスクを形成して、層間絶縁膜８、第１の膜３及び第３の膜６ａが異方性エッチングされる。次いで、不純物濃度が高いソース・ドレイン領域１６の表層に形成されたシリサイド層１７、不純物濃度が高いソース・ドレイン領域２６の表層に形成されたシリサイド層２７、及び第３の膜の膜厚が異なる形状を有する領域６ａ´の下における配線３３の表層に形成されたシリサイド層３７を露出するようにコンタクトホール４０が形成される。層間絶縁膜８のエッチングはフッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを使用したＲＩＥ法により行われる。チャンバ温度は例えば−１５℃から＋１０℃、ガス流量はＣ４Ｆ８が０．１ｓｃｃｍから１０ｓｃｃｍ、Ａｒが１００ｓｃｃｍから１０００ｓｃｃｍ、Ｏ２が０．１ｓｃｃｍから１０ｓｃｃｍである。
【００９８】
なお、第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するようにするように形成されているため、第３の膜の膜厚が異なる形状を有する領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。そのため、層間絶縁膜８のエッチング工程の際に、第３の膜の膜厚が異なる形状を有する領域６ａ´のためにエッチングガスを変更することなく、第３の膜の膜厚が異なる形状を有する領域６ａ´を容易にエッチングすることができる。
【００９９】
第１の膜３と第３の膜６ａとのエッチングはフッ素系ガスであるＣＨＦ３を含有するＣＨＦ３／Ａｒ／Ｏ２ガスを使用したＲＩＥ法により行われる。チャンバ温度は例えば０℃から３５℃、ガス流量はＣＨＦ3が１ｓｃｃｍから１００ｓｃｃｍ、アルゴンガスが１０ｓｃｃｍから５００ｓｃｃｍ、酸素ガスが１ｓｃｃｍから１００ｓｃｃｍである。
【０１００】
図８は、第３の膜の膜厚が異なる形状を有する領域６ａ´において配線３３と接続するコンタクトプラグ５０ｂを形成する工程を示す。図８は、図７Ｂに加えてコンタクトプラグ５０ａ及びコンタクトプラグ５０ｂを示す。コンタクトプラグ５０ａは、シリサイド層１７及びシリサイド層２７を介して、ｎ型ＭＩＳトランジスタ１０のコンタクト電極であるソース・ドレイン電極１６及びｐ型ＭＩＳトランジスタ２０のコンタクト電極であるソース・ドレイン電極２６とを電気的に接続するために形成されるものである。コンタクトプラグ５０ｂは、シリサイド層３７を介して、コンタクト電極である配線３３を電気的に接続するために形成されている。コンタクトプラグ５０ｂは、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間に形成されるものである。
【０１０１】
なお、ソース・ドレイン電極１６上のコンタクトプラグ５０ａは、層間絶縁膜８、第１の膜３及び第２の膜４を貫通するように形成されている。ソース・ドレイン電極２６上のコンタクトプラグ５０ａは層間絶縁膜８及び第３の膜６ａを貫通するように形成されている。配線３３上のコンタクトプラグ５０ｂは、第３の膜の膜厚が異なる形状を有する領域６ａ´において、層間絶縁膜８、第１の膜３、及び第２の膜４を貫通するように形成されている。
【０１０２】
コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂは、例えば密着層として例えばチタン、拡散防止層として例えば窒化チタン、プラグ材として例えばタングステンを順次積層形成したものからなる。密着層は、シリサイド層１７、シリサイド層２７及びシリサイド層３７と拡散防止膜との密着性を向上させるために形成されるものである。拡散防止層は、プラグ材が層間絶縁膜に拡散するのを防止するために形成されるものである。なお、コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂにおける密着層及び拡散防止層は図示を省略する。
【０１０３】
図８に示すように、コンタクトホール４０の形成後、密着層である例えばチタンが、シリコン基板１の全面及びコンタクトホール４０の開口面に膜厚５ｎｍから３０ｎｍとなるように形成される。チタンの形成方法は、ターゲット電力が１ｋＷから１８ｋＷ、基板バイアス電力が０Ｗから５００Ｗのスパッタ法によるものである。形成温度は５０℃から２５０℃である。なお、密着層であるチタンは必須の構成要件ではない。
【０１０４】
次いで、拡散防止層である例えば窒化チタンは、シリコン基板１の全面及び密着層の形成面上に膜厚１ｎｍから１０ｎｍで形成される。窒化チタンの形成方法は、ＴＤＭＡＴ（テトラジメチルアミノチタン）を原料ガスとしてＭＯ−ＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるものである。拡散防止層の形成温度は３００℃から４５０℃である。
【０１０５】
次いで、シリコン基板１の全面及び拡散防止層の形成面上にタングステンからなるプラグ材が形成される。タングステン形成はＷＦ６ガスを使用したＣＶＤ法にて行われる。プラグ材の形成温度は３００℃から５００℃とする。その後、ＣＭＰ法を用いて、層間絶縁膜８上のチタン、窒化チタン及びタングステンが除去され、コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂが完成する。このように、シリコン基板１上に引張応力の印加により動作速度の向上したｎ型ＭＩＳトランジスタ１０と、圧縮応力の印加により動作速度の向上したｐ型ＭＩＳトランジスタ２０とが形成された半導体装置が得られる。
【０１０６】
＜本実施例による半導体装置の製造方法の効果＞
図９は、層間絶縁膜８のエッチング工程における層間絶縁膜８と、第３の膜６ａの形成材料である窒化シリコンのエッチングレートを示す表である。
【０１０７】
層間絶縁膜８のエッチング工程における層間絶縁膜８のエッチングレートは１で示す。層間絶縁膜８のエッチング工程は、ここでは、フッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行われる。チャンバ温度は例えば−１５℃から＋１０℃、ガス流量はＣ4Ｆ8が０．１ｓｃｃｍから１０ｓｃｃｍ、Ａｒが１００ｓｃｃｍから１０００ｓｃｃｍ、Ｏ2が０．１ｓｃｃｍから１０ｓｃｃｍである。
【０１０８】
図９に示すように、層間絶縁膜８のエッチング工程における層間絶縁膜８と第３の膜６ａの形成材料である窒化シリコンとのエッチングレートは、１：０．０５〜０．０９である。
【０１０９】
図９から、窒化シリコン膜６のエッチングレートは、層間絶縁膜８と比較して低いことがわかる。しかし、第３の膜の膜厚が異なる形状を有する領域６ａ´は、等方性エッチングによってテーパー形状を有するように形成されているため、第３の膜の膜厚が異なる形状を有する領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。そのため、第３の膜の膜厚が異なる形状を有する領域６ａ´は、層間絶縁膜８をエッチングする工程において除去することができる。したがって、第３の膜の膜厚が異なる形状を有する領域６ａ´のエッチングは、窒化シリコン用のエッチングガスを用いなくても容易にエッチングすることができる。
【０１１０】
本発明の実施例における半導体装置の製造方法及び半導体装置によれば、コンタクトプラグ５０ｂを配線３３上の第２の膜４上に端部を有し第３の膜６ａの端部の膜厚と配線３３上の他部分の膜厚が異なる形状を有する領域６ａ´において形成することができるため、コンタクトプラグ５０ｂの導通不良を防ぐことができる。
【０１１１】
また、第２の膜４上に第３の膜６ａの端部を有し端部の膜厚と配線３３上の他部分の膜厚が異なる形状を有する領域６ａ´を形成する工程によって、コンタクトホール形成工程における開口不良の発生を抑えることができる。そのため、コンタクトプラグ５０ｂの導通不良の発生を抑制することができる。
（付記１）
基板上に配線を形成する工程と、
前記配線上に第１の膜を形成する工程と、
前記第１の膜上に第２の膜を形成する工程と、
前記第２の膜上に前記第２の膜よりもエッチング耐性が低い材料によって第３の膜を形成する工程と、
前記第２の膜上に前記第３の膜の端部を有し前記端部の膜厚と前記配線上の他部分の膜厚が異なる形状を有する領域を形成する工程と、
前記第２の膜又は前記第３の膜上に層間絶縁膜を形成する工程と、
前記形状を有する領域において前記配線に接続するコンタクトプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２）
前記コンタクトプラグは、前記形状を有する領域において前記第１の膜、前記第２の膜及び前記層間絶縁膜を貫通するように形成されていることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記形状を有する領域を形成する工程は、等方性エッチングを行うことであることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）
前記形状を有する領域を形成する工程は、等方性エッチングを行った後に異方性エッチングを行うことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記５）
前記形状を有する領域を形成する工程は、異方性エッチングを行うことであることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記６）
前記形状を有する領域を形成する工程は、異方性エッチングを行った後に等方性エッチングを行うことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記７）
前記配線は、前記基板上の第１導電型を有する電界効果トランジスタと第２導電型を有する電界効果トランジスタとの間に形成されていることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
（付記８）
前記第１の膜は、前記第１導電型を有する電界効果トランジスタ上に形成され、前記第３の膜は、前記第２導電型を有する電界効果トランジスタ上に形成されていることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９）
前記第１の膜及び前記第３の膜は応力膜であることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
（付記１０）
前記第１の膜及び前記第３の膜は窒化シリコンによって形成されており、前記第２の膜は酸化シリコンによって形成されていることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）
基板上に形成された配線と、
前記配線上に形成された第１の膜と、
前記第１の膜上に形成された第２の膜と、
端部の膜厚と前記配線上の他部分の膜厚が異なる領域を有する第３の膜と、
前記配線に接続するコンタクトプラグと、を有し、
前記第３の膜は、前記第２の膜よりもエッチング耐性が低い材料で形成されていることを特徴とする半導体装置。
（付記１２）
前記コンタクトプラグは、前記形状を有する領域において前記第１の膜、前記第２の膜、及び前記第２の膜及び前記第３の膜上に形成された層間絶縁膜を貫通するように形成されていることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記配線は、前記基板上の第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとの間に形成されていることを特徴とする付記１１又は付記１２に記載の半導体装置。
（付記１４）
前記第１の膜は、前記第１導電型の電界効果トランジスタ上に形成され、前記第２の膜は、前記第２導電型の電界効果トランジスタ上に形成されていることを特徴とする付記１１乃至付記１３のいずれかに記載の半導体装置。
（付記１５）
前記第１の膜及び前記第３の膜は応力膜であることを特徴とする付記１１乃至付記１４のいずれかに記載の半導体装置。
（付記１６）
前記第１の膜及び前記第３の膜は窒化シリコンによって形成されており、前記第２の膜は酸化シリコンによって形成されていることを特徴とする付記１１乃至付記１５のいずれかに記載の半導体装置。
【図面の簡単な説明】
【０１１２】
【図１】図１Ａは、本発明に係る半導体装置の平面図である。図１Ｂは、本発明に係る半導体装置の断面図である。
【図２】図２Ａから図２Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図３】図３Ａから図３Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図４】図４Ａから図４Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図５】図５Ａから図５Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図６】図６Ａから図６Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図７】図７Ａから図７Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図８】図８は、本発明に係る半導体装置の製造工程を示す図である。
【図９】図９は、本発明の層間絶縁膜８のエッチング工程に係る層間絶縁膜と、第３の膜の形成材料である窒化シリコン膜のエッチングレートを示す表である。
【符号の説明】
【０１１３】
１ シリコン基板
２ 素子分離領域
３ 第１の膜
４ 第２の膜
５ レジストマスク
６ 窒化シリコン膜
６ａ 第３の膜
６ａ´ 第３の膜の膜厚が異なる形状を有する領域
６ｂ 第３の膜の残渣
７ レジストマスク
８ 層間絶縁膜
１０ ｎ型ＭＩＳトランジスタ
１１ ｐ型ウェル領域
１２ ゲート絶縁膜
１３ ゲート電極
１４ サイドウォール
１５ ソース・ドレイン・エクステンション領域
１６ 不純物濃度が高いソース・ドレイン領域
１７ シリサイド層
２０ ｐ型ＭＩＳトランジスタ
２１ ｎ型ウェル領域
２２ ゲート絶縁膜
２３ ゲート電極
２４ サイドウォール
２５ ソース・ドレイン・エクステンション領域
２６ 不純物濃度が高いソース・ドレイン領域
２７ シリサイド層
３２ ゲート絶縁膜
３３ 配線
３４ サイドウォール
３７ シリサイド層
４０ コンタクトホール
５０ａ コンタクトプラグ
５０ｂ コンタクトプラグ
６０ 活性領域
７０ 活性領域
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に関し、特に電界効果トランジスタのコンタクト電極に電気的に接続するコンタクトプラグを備える半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、電界効果トランジスタのキャリア移動度を向上させる方法のひとつに、電界効果トランジスタのチャネル部に所定の応力を加えて、チャネル部の結晶に歪みを与える方法が提案されている。具体的には、ｎ型電界効果トランジスタの表面には、引張応力膜が形成されている。ｐ型電界効果トランジスタの表面には、圧縮応力膜が形成されている。引張応力膜と圧縮応力膜とは、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの境界において相互に積層されている。
【０００３】
一方、従来から、このような電界効果トランジスタを備える半導体装置において、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの間に配線を形成するレイアウトが採用されている。そのようなレイアウトが採用される場合、引張応力膜と圧縮応力膜との重畳部が配線の上に形成される。さらに、引張応力膜及び圧縮応力膜を貼り分けて形成するために、どちらかの応力膜上にエッチングストッパが形成されている。
【０００４】
そのような各応力膜を貼り分けて形成する工程の際に、応力膜のエッチングストッパが各応力膜の重畳部の端部に残存する問題が発生する。前述した重畳部に、配線部のコンタクトプラグを形成するためのコンタクトホールを形成する際に、残存しているエッチングストッパの下の応力膜はエッチングされない。そのため、エッチングストッパの下においてコンタクトホールの開口不良が発生してしまう。そのため、コンタクトホールを導電性部材で充填してコンタクトプラグを形成する際に、コンタクトプラグの導通不良が発生する。
【０００５】
このようなコンタクトプラグの導通不良を防止するために、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの間に、引張応力膜と圧縮応力膜との重畳部を避けて配線を形成する技術が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２００７−８８４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１においては、引張応力膜と圧縮応力膜との重畳部を避けて配線を形成するための領域を設けることが必要となる。そのため、半導体装置における配線のレイアウトに制約が生じてしまう。
【０００７】
本発明の目的は、配線上におけるコンタクトプラグの導通不良の発生を抑制することができる構造を有する半導体装置の製造方法及び半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の課題を解決するため、本発明の第１の側面によれば、基板上に配線を形成する工程と、前記配線上に第１の膜を形成する工程と、前記第１の膜上に第２の膜を形成する工程と、前記第２の膜上に前記第２の膜よりもエッチング耐性が低い材料によって第３の膜を形成する工程と、前記第２の膜上に前記第３の膜の端部を有し前記端部の膜厚と前記配線上の他部分の膜厚が異なる形状を有する領域を形成する工程と、前記第２の膜又は前記第３の膜上に層間絶縁膜を形成する工程と、前記形状を有する領域において前記配線に接続するコンタクトプラグを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明の第２の側面によれば、基板上に形成された配線と、前記配線上に形成された第１の膜と、前記第１の膜上に形成された第２の膜と、端部の膜厚と前記配線上の他部分の膜厚が異なる領域を有する第３の膜と、前記配線に接続するコンタクトプラグと、を有し、前記第３の膜は、前記第２の膜よりもエッチング耐性が低い材料で形成されていることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法及び半導体装置によれば、コンタクトプラグを第３の膜の配線上の第２の膜上に端部を有し端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域において形成することができるため、コンタクトプラグの導通不良を防ぐことができる。
【００１１】
また、第２の膜上に第３の膜の端部を有し端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域を形成する工程によって、コンタクトホール形成工程における開口不良の発生を抑えることができる。そのため、コンタクトプラグの導通不良の発生を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例にかかる半導体装置の構造及び半導体装置の製造方法の実施例が説明される。ただし、本発明は各実施例に限定されるものではない。
【００１３】
本発明の実施例における半導体装置の製造方法及び半導体装置によれば、コンタクトプラグを配線上の第２の膜上に端部を有し第３の膜の端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域において形成することができるため、コンタクトプラグの導通不良を防ぐことができる。
【００１４】
また、第２の膜上に第３の膜の端部を有し端部の膜厚と配線上の他部分の膜厚が異なる形状を有する領域を形成する工程によって、コンタクトホール形成工程における開口不良の発生を抑えることができる。そのため、コンタクトプラグの導通不良の発生を抑制することができる。
【００１５】
図１は、本発明の実施例に係る半導体装置１００の構造を示す。図１Ａは、半導体装置１００の平面図である。図１Ｂは、図１ＡのＸ−Ｘ´線に沿った半導体装置１００の断面図である。
【００１６】
図１Ａにおいて、第２の膜は４、第３の膜は６ａ、第３の膜の膜厚が異なる形状を有する領域は６ａ´、ｎ型ＭＩＳトランジスタは１０、ゲート電極は１３、サイドウォールは１４、ｐ型ＭＩＳトランジスタは２０、ゲート電極は２３、サイドウォールは２４、配線は３３、サイドウォールは３４、コンタクトプラグは５０ａ及び５０ｂ、活性領域は６０、活性領域は７０で示す。なお、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは電界効果トランジスタのことをいう。
【００１７】
図１Ａに示すように、素子分離領域２はｎ型ＭＩＳトランジスタ１０の周囲及びｐ型ＭＩＳトランジスタ２０の周囲に設けられている。
【００１８】
ｎ型ＭＩＳトランジスタ１０の活性領域６０は、素子分離領域２に画定されている矩形の領域である。ｎ型ＭＩＳトランジスタ１０のゲート電極１３は、その矩形状のパターン部分が活性領域６０の中央部を横断するように設けられている。
【００１９】
ｐ型ＭＩＳトランジスタ２０の活性領域７０は、素子分離領域２に画定されている矩形の領域である。ｐ型ＭＩＳトランジスタ２０のゲート電極２３は、その矩形状のパターン部分が活性領域７０の中央部を横断するように設けられている。
【００２０】
配線３３は、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間を横断するように設けられている。そして、本実施例では、配線３３はｎ型ＭＩＳトランジスタ１０のゲート電極１３及びｐ型ＭＩＳトランジスタ２０のゲート電極２３と平行に設けられている。ただし、配線３３はｎ型ＭＩＳトランジスタ１０のゲート電極１３及びｐ型ＭＩＳトランジスタ２０のゲート電極２３と平行に設けられてなくてもよく、垂直に設けられていてもよい。
【００２１】
サイドウォール１４は、ｎ型ＭＩＳトランジスタ１０のゲート電極１３の周囲に設けられている。サイドウォール２４は、ｐ型ＭＩＳトランジスタ２０のゲート電極２３の周囲に設けられている。サイドウォール３４は、配線３３の周囲に設けられている。
【００２２】
ｎ型ＭＩＳトランジスタ１０のソース・ドレイン・エクステンション領域１５は、活性領域６０に、ゲート電極１３に隣接して所定の幅に設けられている。ｎ型ＭＩＳトランジスタ１０の不純物濃度が高いソース・ドレイン領域１６は、活性領域６０のうち、ゲート電極１３及びソース・ドレイン・エクステンション領域１５を除いた領域に設けられている。
【００２３】
ｐ型ＭＩＳトランジスタ２０のソース・ドレイン・エクステンション領域２５は、活性領域７０に、ゲート電極２３に隣接した所定の幅に設けられている。ｐ型ＭＩＳトランジスタ２０の不純物濃度が高いソース・ドレイン領域２６は、活性領域７０のうち、ゲート電極２３及びソース・トレイン・エクステンション領域２５を除いた領域に設けられている。なお、ゲート電極１３、ソース・ドレイン領域１６、ゲート電極２３、ソース・ドレイン領域２６及び配線３３をコンタクト電極という。
【００２４】
第２の膜４は、ｎ型ＭＩＳトランジスタ１０の形成領域に矩形状に形成されている。第２の膜４は、酸化シリコンから形成されている。第２の膜４は、後述する第３の膜の膜厚が異なる形状を有する領域６ａ´の下に重なって形成されている。
【００２５】
第３の膜６ａは、ｐ型ＭＩＳトランジスタ２０上に、且つｎ型ＭＩＳトランジスタ１０を矩形状に除いた領域に形成されている。第３の膜６ａは、ｎ型ＭＩＳトランジスタ１０を矩形状に除いた領域を囲むように、第３の膜の膜厚が異なる形状を有する領域６ａ´を有する。第３の膜６ａは、第２の膜４よりもエッチング耐性が低い窒化シリコンによって形成されている。第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するように形成されているため、領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。第３の膜の膜厚が異なる形状を有する領域６ａ´の一部は、配線３３と平行に形成されている。
【００２６】
コンタクトプラグ５０ａは、ｎ型ＭＩＳトランジスタ１０の不純物濃度が高いソース・ドレイン領域１６、及びｐ型ＭＩＳトランジスタ２０の不純物濃度が高いソース・ドレイン領域２６の形成領域に設けられている。ｎ型ＭＩＳトランジスタ１０の形成領域に設けられているコンタクトプラグ５０ａは、ｎ型ＭＩＳトランジスタ１０の不純物濃度が高いソース・ドレイン領域１６と電気的に接続するものである。又、ｐ型ＭＩＳトランジスタ２０の形成領域に設けられているコンタクトプラグ５０ａは、ｐ型ＭＩＳトランジスタ２０の不純物濃度が高いソース・ドレイン領域２６と電気的に接続するものである。なお、コンタクトプラグ５０ａは、第２の膜４及び第３の膜６ａの形成領域に設けられている。
【００２７】
コンタクトプラグ５０ｂは、配線３３の形成領域に形成されている。コンタクトプラグ５０ｂは、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間に形成されている。コンタクトプラグ５０ｂは、後述する第３の膜の膜厚が異なる形状を有する領域６ａ´に設けられている。コンタクトプラグ５０ｂは、配線３３と電気的に接続するものである。
【００２８】
図１Ｂにおいて、シリコン基板は１、素子分離領域は２、第１の膜は３、酸化シリコン膜は４、第３の膜は６ａ、第３の膜の膜厚が異なる形状を有する領域は６ａ´、層間絶縁膜は８、ｎ型ＭＩＳトランジスタは１０、ｐ型ウェル領域は１１、ゲート絶縁膜は１２、ゲート電極は１３、サイドウォールは１４、ソース・ドレイン・エクステンション領域は１５、不純物濃度が高いソース・ドレイン領域は１６、シリサイド層は１７、ｐ型ＭＩＳトランジスタは２０、ｎ型ウェル領域は２１、ゲート絶縁膜は２２、サイドウォールは２４、ソース・ドレイン・エクステンション領域は２５、不純物濃度が高いソース・ドレイン領域は２６、シリサイド層は２７、ゲート絶縁膜は３２、配線は３３、サイドウォールは３４、シリサイド層は３７、コンタクトプラグは５０ａ、コンタクトプラグは５０ｂで示す。なお、図１Ｂのうち、図１Ａで説明した構成と同様の構成には同一の符号を付す。
【００２９】
まず、ｎ型ＭＩＳトランジスタ１０の構造は以下のように説明される。
【００３０】
ｐ型ウェル領域１１は、シリコン基板１にｐ型の導電型を付与する不純物をイオン注入して形成された領域である。
【００３１】
ゲート絶縁膜１２は、ｐ型ウェル領域１１内においてシリコン基板１上に形成されている。
【００３２】
ゲート電極１３は、シリコン基板１上に、ゲート絶縁膜１２を介して形成されている。ゲート電極１３の高さは、例えば１００ｎｍ程度である。ゲート電極１３の幅は、例えば２５ｎｍから９０ｎｍ程度である。ゲート電極１３は、ポリシリコンによって形成されることが望ましい。
【００３３】
サイドウォール１４は、ゲート電極１３の側壁上に形成されている。サイドウォール１４は、絶縁材料である酸化シリコンによって形成されることが望ましい。
【００３４】
ソース・ドレイン・エクステンション領域１５は、ｎ型の導電型を付与する不純物をイオン注入した領域である。ソース・ドレイン・エクステンション領域１５は、ゲート電極１３の矩形パターンの長辺から例えば５ｎｍから１０ｎｍまでの範囲に、且つシリコン基板１の内部においてその表面から例えば最大深さ２０ｎｍから４０ｎｍまでの範囲に形成されている。
【００３５】
不純物濃度が高いソース・ドレイン領域１６は、シリコン基板１上のサイドウォール１４が位置する端部から所定の幅に設けられている。図１Ａに示すように、不純物濃度が高いソース・ドレイン領域１６は、ゲート電極１３を除く活性領域６０に形成されている。不純物濃度が高いソース・ドレイン領域１６の最大形成深さは、シリコン基板１の表面から例えば９０ｎｍまでの範囲で形成されるのが望ましい。
【００３６】
シリサイド層１７は、ゲート電極１３及び不純物濃度が高いソース・ドレイン領域１６の表面上に形成されている。シリサイド層１７は、例えば２０ｎｍから７０ｎｍの厚みで形成するのが望ましい。なお、本発明において、シリサイド層１７を形成することは必須ではない。
【００３７】
第１の膜３は、シリコン基板１上において、ｎ型ＭＩＳトランジスタ１０及び配線３３上に形成されている。即ち、第１の膜３は、ゲート電極１３、サイドウォール１４、シリサイド層１７及び不純物濃度が濃いソース・ドレイン領域１６上に形成されている。第１の膜３の膜厚は、例えば７０ｎｍから９０ｎｍ程度である。第１の膜３は、ｎ型ＭＩＳトランジスタ１０のチャネル部分に引張応力が加えられるように形成されている。第１の膜３は、窒化シリコンから形成されることが望ましい。
【００３８】
第２の膜４は、第１の膜３上に形成されている。即ち、第２の膜４は、シリコン基板１上において、ｎ型ＭＩＳトランジスタ１０及び配線３３を覆うように形成されている。第２の膜４は、酸化シリコンから形成されていることが望ましい。第２の膜４の膜厚は、１０ｎｍから３５ｎｍである。
【００３９】
次いで、ｐ型ＭＩＳトランジスタ２０の構造について説明する。
【００４０】
ｎ型ウェル領域２１は、シリコン基板１にｐ型の導電型を付与する不純物をイオン注入して形成された領域である。
【００４１】
ゲート絶縁膜２２は、ｎ型ウェル領域２１内においてシリコン基板１上に形成されている。
【００４２】
ゲート電極２３は、シリコン基板１上に、ゲート絶縁膜２２を介して形成されている。ゲート電極２３の高さは、例えば１００ｎｍ程度である。ゲート電極２３の幅は、例えば２５ｎｍから９０ｎｍ程度である。ゲート電極２３は、ポリシリコンによって形成されることが望ましい。
【００４３】
サイドウォール２４は、ゲート電極２３の側壁上に形成されている。サイドウォール２４は、絶縁材料である酸化シリコンによって形成されることが望ましい。
【００４４】
ソース・ドレイン・エクステンション領域２５は、ｎ型の導電型を付与する不純物をイオン注入した領域である。ソース・ドレイン・エクステンション領域２５は、ゲート電極２３の矩形パターンの長辺から例えば５ｎｍから１０ｎｍまでの範囲に、且つシリコン基板１の内部においてその表面から例えば最大深さ２０ｎｍから４０ｎｍまでの範囲に形成されている。
【００４５】
不純物濃度が高いソース・ドレイン領域２６は、シリコン基板１上のサイドウォール２４が位置する端部から所定の幅に設けられている。図１Ａに示すように、不純物濃度が高いソース・ドレイン領域２６は、ゲート電極２３を除く活性領域７０に形成されている。不純物濃度が高いソース・ドレイン領域２６の最大形成深さは、シリコン基板１の表面から例えば９０ｎｍまでの範囲で形成されるのが望ましい。
【００４６】
シリサイド層２７は、ゲート電極２３及び不純物濃度が高いソース・ドレイン領域２６の表面上に形成されている。シリサイド層２７は、例えば２０ｎｍから７０ｎｍの厚みで形成するのが望ましい。なお、本発明において、シリサイド層２７を形成することは必須ではない。
【００４７】
第３の膜６ａは、ｐ型ＭＩＳトランジスタ２０、配線３３及び第２の膜４上に形成されている。即ち、第３の膜６ａは、ゲート電極２３、サイドウォール２４、シリサイド層２７、及び不純物濃度が濃いソース・ドレイン領域２６上に形成されている。第３の膜６ａの膜厚は、例えば７０ｎｍから９０ｎｍ程度である。第３の膜６ａは、ｐ型ＭＩＳトランジスタ２０のチャネル部分に引張応力が加えられるように形成されている。第３の膜６ａは、窒化シリコンから形成されることが望ましい。第３の膜６ａは、第２の膜４よりもエッチング耐性が低い材料によって形成されている。
【００４８】
第３の膜６ａは、配線３３上の第２の膜４上に端部を有し端部の膜厚と配線３３上の他部分の膜厚が異なる形状を有する領域６ａ´を有する。第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するように形成されているため、第３の膜の膜厚が異なる形状を有する領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。なお、第３の膜６ａの端部は、配線３３上に形成されてなくともよい。
【００４９】
ゲート絶縁膜３２は、素子分離領域２上に形成されている。
【００５０】
配線３３は、素子分離領域２上に、ゲート絶縁膜２２を介して形成されている。配線３３の高さは、例えば１００ｎｍ程度である。配線３３の幅は、例えば１００ｎｍから１５０ｎｍ程度である。配線３３は、ポリシリコンにより構成することができる。配線３３は、ｎ型ＭＩＳトランジスタ１０及びｐ型ＭＩＳトランジスタ２０との間に形成されている。配線３３は、第１の膜３又は第３の膜６ａの下に形成されている。
【００５１】
サイドウォール３４は、配線３３の側壁上に形成されている。サイドウォール３４は、絶縁材料である酸化シリコンを用いることができる。
【００５２】
層間絶縁膜８は、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｏｘｙｓｉｌａｎｅ、Ｓｉ（ＯＣ２Ｈ５ＯＨ）４）膜によって、シリコン基板１の全面上に２５０ｎｍから７００ｎｍで形成されている。
【００５３】
コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂは、例えば密着層として例えばチタン、拡散防止層として例えば窒化チタン、プラグ材として例えばタングステンを順次積層することによって形成されている。密着層は、シリサイド層１７、シリサイド層２７及びシリサイド層３７と、拡散防止膜との密着性を向上させるために形成されるものである。拡散防止層は、プラグ材が層間絶縁膜に拡散するのを防止するために形成されるものである。
【００５４】
コンタクトプラグ５０ａは、シリサイド層１７及びシリサイド層２７を介して、ｎ型ＭＩＳトランジスタ１０のコンタクト電極であるソース・ドレイン電極１６及びｐ型ＭＩＳトランジスタ２０のコンタクト電極であるソース・ドレイン電極２６と電気的に接続するために形成されている。
【００５５】
コンタクトプラグ５０ｂは、配線３３上に、シリサイド層３７を介して、コンタクト電極である配線３３を電気的に接続するために形成されている。コンタクトプラグ５０ｂは、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間に形成されている。
【００５６】
なお、ソース・ドレイン電極１６上のコンタクトプラグ５０ａは、層間絶縁膜８、第１の膜３及び第２の膜４を貫通するように形成されている。ソース・ドレイン電極２６上のコンタクトプラグ５０ａは層間絶縁膜８及び第３の膜６ａを貫通するように形成されている。配線３３上の範囲にあるコンタクトプラグ５０ｂは、第３の膜の膜厚が異なる形状を有する領域６ａ´において、層間絶縁膜８、第１の膜３及び第２の膜４を貫通するように形成されている。
【００５７】
半導体装置１００の製造工程で後述するように、コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂを形成する工程の前に、層間絶縁膜８を異方性エッチングしてコンタクトホール４０を形成する工程を有する。層間絶縁膜８は酸化シリコンから形成されており、第３の膜６ａは窒化シリコンから形成されているため、双方の形成物質が異なる。そのため、層間絶縁膜８のエッチング工程の際に、層間絶縁膜８のエッチングガスによって窒化シリコンである第３の膜６ａをエッチングすることは困難である。しかしながら、本実施例における第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するように形成されているため、第３の膜の膜厚が異なる形状を有する領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。そのため、第３の膜の膜厚が異なる形状を有する領域６ａ´は、層間絶縁膜８をエッチングする工程において除去することができる。したがって、第３の膜の膜厚が異なる形状を有する領域６ａ´のエッチングは、窒化シリコン用のエッチングガスを用いなくても容易にエッチングすることができる。そのため、コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂは、コンタクトホール４０の開口箇所に応じてエッチングガスを変更する必要が無く、同一工程で形成することができ、且つコンタクトプラグ５０ａ及びコンタクトプラグ５０ｂの導通不良を防ぐことができる。
【００５８】
図２から図８は、本発明にかかるｎ型ＭＩＳトランジスタ１０及びｐ型ＭＩＳトランジスタ２０を備える半導体装置１００の製造工程を示す。
【００５９】
図２Ａはｎ型ＭＩＳトランジスタ１０、ｐ型ＭＩＳトランジスタ２０、及び配線３３を形成する工程を示す。図２Ａにおいて、シリコン基板は１、素子分離領域は２、ｎ型ＭＩＳトランジスタは１０、ｐ型ウェル領域は１１、ゲート絶縁膜は１２、ゲート電極は１３、サイドウォールは１４、ソース・ドレイン・エクステンション領域は１５、不純物濃度が高いソース・ドレイン領域は１６、シリサイド層は１７、ｐ型ＭＩＳトランジスタは２０、ｎ型ウェル領域は２１、ゲート絶縁膜は２２、サイドウォールは２４、ソース・ドレイン・エクステンション領域は２５、不純物濃度が高いソース・ドレイン領域は２６、シリサイド層は２７、ゲート絶縁膜は３２、配線は３３、サイドウォールは３４、及びシリサイド層は３７で示す。なお、図２Ａのうち、図１Ｂで説明した構成と同様の構成には同一の符号が付されている。
【００６０】
図２Ａに示すように、周知の工程によりｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０を有する相補形（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＩＳ構造が形成される。例えば、ｐ型シリコン基板１上に、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０を素子分離する素子分離領域２が形成される。
【００６１】
ｎ型ＭＩＳトランジスタ１０は、次に説明する工程によって形成される。ｎ型ＭＩＳトランジスタ１０を形成する部分のシリコン基板１内に、ｐ型不純物、例えばホウ素を注入してｐ型ウェル領域１１が形成される。次いで、シリコン基板１上に、例えば酸化窒化シリコンからなるゲート絶縁膜１２を介して、ポリシリコンのゲート電極１３が形成される。また、ゲート電極１３の両側のシリコン基板１内にはｎ型不純物、例えばリンやヒ素を注入してソース・ドレイン・エクステンション領域１５が形成される。次いで、ゲート絶縁膜１２およびゲート電極１３の側壁には、例えば酸化シリコンからなるサイドウォール１４が形成される。次いで、不純物濃度が高いソース・ドレイン領域１６にｎ型不純物、例えばリンやヒ素を注入して不純物濃度が高いソース・ドレイン領域１６が形成される。なお、ｎ型ＭＩＳトランジスタ１０のシリコン基板１内には、ｐ型ウェル領域１１が形成されない場合もある。
【００６２】
ｐ型ＭＩＳトランジスタ２０は、次に説明する工程によって形成される。例えば、ｐ型ＭＩＳトランジスタ２０を形成する部分のシリコン基板１内に、ｎ型不純物、例えばリンを注入してｎ型のウェル領域２１が形成される。次いで、シリコン基板１上に、例えば酸化窒化シリコンからなるゲート絶縁膜２２を介して、ポリシリコンのゲート電極２３が形成される。また、ゲート電極２３の両側のシリコン基板１内には、ｐ型不純物、例えばホウ素を注入してソース・ドレイン・エクステンション領域２５が形成される。ゲート絶縁膜２２およびゲート電極２３の側壁には、例えば酸化シリコンからなるサイドウォール２４が形成される。次いで、不純物濃度が高いソース・ドレイン領域２６にｐ型不純物、例えばホウ素を注入して不純物濃度が高いソース・ドレイン領域２６が形成される。
【００６３】
配線３３は、素子分離領域２の上に、例えば酸化窒化シリコンからなるゲート絶縁膜３２を介して形成される。配線３３は、ポリシリコンから形成されることが望ましい。サイドウォール３４は、配線３３の側壁上に形成されている。サイドウォール３４は、絶縁材料である酸化シリコンを用いることができる。
【００６４】
シリサイド層１７は、ゲート電極１３及び不純物濃度が高いソース・ドレイン領域１６の上に形成される。シリサイド層２７は、ゲート電極２３及び不純物濃度が高いソース・ドレイン領域２６の上に形成される。シリサイド層３７は、配線３３の上に形成される。シリサイド層１７、シリサイド層２７及びシリサイド層３７は、例えばコバルトシリサイドから形成される。
【００６５】
なお、シリサイド層１７、シリサイド層２７及びシリサイド層３７の形成工程において、ゲート電極１３、不純物濃度が高いソース・ドレイン領域１６、ゲート電極２３、不純物濃度が高いソース・ドレイン領域２６及び配線３３の表面上にコバルト膜を形成した後に、保護膜としてチタン膜あるいは窒化チタン膜が形成されてもよい。この場合、シリサイド層１７、シリサイド層２７及びシリサイド層３７の膜厚は５ｎｍから３０ｎｍであることが望ましい。なお、本発明において、シリサイド層１７、シリサイド層２７及びシリサイド層３７を形成することは必須ではない。
【００６６】
なお、このようなＣＭＩＳ構造における各部の膜厚や不純物濃度等は、このＣＭＩＳ構造の要求特性等に応じ、任意に設定される。
【００６７】
図２Ｂは第１の膜３を形成する工程を示す。図４は、図３に加えて第１の膜３を示す。
【００６８】
図２Ｂに示すように、シリコン基板１の全面に、膜厚５０ｎｍから９０ｎｍの窒化シリコンからなる第１の膜３を形成する。第１の膜３は引張応力膜であり、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シラン系ガス（ＳｉＨ２Ｃｌ２,ＳｉＨ４,Ｓｉ２Ｈ４,Ｓｉ２Ｈ６等）、アンモニアガスを用いて形成される。形成の際、シラン系ガスの流量は、５ｓｃｃｍから５０ｓｃｃｍの範囲とし、アンモニアガスの流量は、５００ｓｃｃｍから１００００ｓｃｃｍの範囲とする。さらに、キャリアガスとして窒素ガスまたはアルゴンガスが用いられる。キャリアガスの流量は、５００ｓｃｃｍから１００００ｓｃｃｍの範囲とする。各ガスを導入するチャンバは、その内圧が０．１Ｔｏｒｒから４００Ｔｏｒｒ、温度が４００℃から４５０℃に制御される。なお、流量単位ｓｃｃｍは、０℃，１０１．３ｋＰａでの流量ｍＬ／ｍｉｎの換算値である。また、１Ｔｏｒｒは、約１３３．３２２Ｐａである。このような条件で形成される第１の膜３は、その引張応力が４００ＭＰａから５００ＭＰａ程度になる。なお、後述するＵＶ照射より、第１の膜３を収縮させ、引張応力を増加させてもよい。
【００６９】
図３Ａは、第２の膜４を形成する工程を示す。図３Ａは、図２Ｂに加えて第２の膜４を示す。
【００７０】
図３Ａに示すように、第１の膜３上に、酸化シリコンからなる第２の膜４が形成される。第２の膜４は、例えば、プラズマＣＶＤ法を用いて形成される。第２の膜４の膜厚は１５ｎｍから３５ｎｍである。その際は、例えば、シラン系ガスであるＳｉＨ４と酸素の混合ガスが用いられる。プラズマＣＶＤの際、基板温度は、３５０℃から４５０℃に設定される。なお、ここで形成する第２の膜４は、後述する第３の膜６ａをエッチングする際（図５Ｂ及び図６Ａ参照）に、第１の膜３がエッチングされるのを防ぐエッチングストッパとして機能するものである。
【００７１】
図３Ｂは第２の膜４をエッチングする工程を示す。図３Ｂは、図３Ａに加えてレジストマスク５を示す。
【００７２】
図３Ｂに示すように、ｎ型ＭＩＳトランジスタ１０側にレジストマスク５が形成され、ｐ型ＭＩＳトランジスタ２０側に形成されている第２の膜４がエッチングにより除去される。この第２の膜４のエッチングは、例えば、フッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行われる。チャンバ温度は例えば−１５℃から＋１０℃、ガス流量はＣ4Ｆ8が０．１ｓｃｃｍから１０ｓｃｃｍ、Ａｒが１００ｓｃｃｍから１０００ｓｃｃｍ、Ｏ2が０．１ｓｃｃｍから１０ｓｃｃｍである。
【００７３】
図４Ａは第１の膜３をエッチングする工程を示す。
【００７４】
図４Ａに示すように、第２の膜４のエッチング後、同じレジストマスク５が用いられ、ｐ型ＭＩＳトランジスタ２０側に形成されている第１の膜３がエッチングにより除去される。この第１の膜３のエッチングは、例えば、フッ素系ガスであるＣＨＦ３を含有するＣＨＦ３／Ａｒ／Ｏ２ガスを用いたＲＩＥ法により行われる。チャンバ温度は例えば０℃から３５℃、ガス流量はＣＨＦ３が１ｓｃｃｍから１００ｓｃｃｍ、Ａｒが１０ｓｃｃｍから５００ｓｃｃｍ、Ｏ２が１ｓｃｃｍから１００ｓｃｃｍである。ｐ型ＭＩＳトランジスタ２０側の第１の膜３のエッチング後、レジストマスク５は除去される。
【００７５】
図３Ｂに示した第２の膜４のエッチングと、この図４Ａに示した第１の膜３のエッチングにより、ｎ型ＭＩＳトランジスタ１０上にのみ第１の膜３および第２の膜４が残った状態になる。ｎ型ＭＩＳトランジスタ１０のチャネル部分には、この第１の膜３によって引張応力が加えられるようになる。
【００７６】
なお、レジストマスク５の除去後は、ｎ型ＭＩＳトランジスタ１０上に残る第１の膜３に対してＵＶ（紫外線）照射が行われてもよい。ＵＶ照射には、チャンバ内を所定環境に制御してＵＶ照射を行うことのできるＵＶ照射装置が用いられる。ＵＶ照射は、例えば、照射温度約４５０℃、照射時間約２０分の条件で行われる。
【００７７】
照射されたＵＶは、第２の膜４を透過して、その下の第１の膜３に到達する。ＵＶが照射された第１の膜３は、ＵＶ照射前に比べ、その引張応力が大きくなり、同時に硬化する。ＵＶが照射されることにより、第１の膜３に残存していた水素が除去されるからである。
【００７８】
このＵＶ照射により、ＵＶ照射前におよそ４００ＭＰａから５００ＭＰａであった引張応力は１．８ＧＰａから２ＧＰａ程度まで向上させることができる。なお、本発明において、このＵＶ照射工程は必須ではない。
【００７９】
図４Ｂは窒化シリコン膜６を形成する工程を示す。図４Ｂは、図４Ａに加えて窒化シリコン膜６を示す。
【００８０】
図４Ｂに示すように、その第１の膜３と第２の膜４が残るシリコン基板１全面に、ｐ型ＭＩＳトランジスタ２０に圧縮応力を印加するための窒化シリコン膜６が形成される。窒化シリコン膜６の膜厚は例えば５０ｎｍから９０ｎｍである。
【００８１】
窒化シリコン膜６は、例えば、プラズマＣＶＤ法によって、炭素系化合物を含有するＳｉＨ４ガスとＮＨ３ガスが用いられて形成される。
【００８２】
窒化シリコン膜６の形成工程の際、ＳｉＨ４ガスの流量は、１００ｓｃｃｍから１０００ｓｃｃｍの範囲とし、ＮＨ3ガスの流量は、５００ｓｃｃｍから１００００ｓｃｃｍの範囲とする。さらに、キャリアガスとしてＮ２ガスまたはＡｒガスが用いられ、その流量は、５００ｓｃｃｍから１００００ｓｃｃｍの範囲とする。各ガスを導入するチャンバは、その内圧が０．１Ｔｏｒｒから４００Ｔｏｒｒ、温度が４００℃から４５０℃に制御される。ＲＦパワーは１００Ｗから１０００Ｗ程度である。形成後の窒化シリコン膜６には、通常、炭素が残存する。このような条件にて堆積される窒化シリコン膜６は、その圧縮応力が２．５ＧＰａから３ＧＰａ程度になる。
【００８３】
図５Ａは、レジストマスク７を形成する工程を示す。図５Ａに示すように、全面に窒化シリコン膜６を堆積した後は、ｐ型ＭＩＳトランジスタ２０側にレジストマスク７が形成される。
【００８４】
図５Ｂは、配線３３上の窒化シリコン膜６を除去する工程を示す。図５Ｂは、図５Ａに次いで、第３の膜の残渣６ｂ、第３の膜６ａ及び第３の膜の膜厚が異なる形状を有する領域６ａ´を示す。図５Ｂに示すように、第２の膜４をエッチングストッパにして、ｎ型ＭＩＳトランジスタ１０側に形成されている窒化シリコン膜６がエッチングにより除去される。第３の膜６ａは、第２の膜４よりもエッチング耐性が低い窒化シリコンによって形成されている。窒化シリコン膜６の等方性エッチングは、例えば、フッ素系ガスであるＣＦ４を含有するＣＦ４／Ｏ2ガスを用いて行われる。チャンバ温度は例えば０℃から３５℃、等方性エッチング時の圧力は、１０Ｐａから１００Ｐａである。ガス流量はＣＦ４が１０ｓｃｃｍから１００ｓｃｃｍ、Ｏ２が１００ｓｃｃｍから５００ｓｃｃｍである。ＲＦパワーは１００から５００Ｗである。等方性エッチングの処理時間は、５秒から２５秒である。この等方性エッチング工程によって、レジストマスク７が形成されているｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間にある第３の膜６ａを除去することができる。等方性エッチングの処理時間は、窒化シリコン膜６の膜厚及び窒化シリコン膜６のエッチングレートから算出することができる。また、窒化シリコン膜６の等方性エッチングの際に、終点（Ｅｎｄ Ｐｏｉｎｔ）を検出することによって設定してもよい。この工程によって、配線３３上の第２の膜４上に第３の膜の端部を有し端部の膜厚と配線３３上の他部分の膜厚が異なる形状を有する領域６ａ´が形成される。第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するように形成されているため、領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。
【００８５】
また、等方性エッチングの代わりに、異方性エッチングによって第３の膜６のエッチングを実施することもできる。その際の異方性エッチングの条件は、ＲＦパワーを４００Ｗから６００Ｗに設定し、且つ異方性エッチングの圧力を５ｍＴｏｒｒから５０ｍＴｏｒｒに設定する。
【００８６】
等方性エッチング終了後、配線３３上を除いた第２の膜４の表面上には、第３の膜の残渣６ｂが残る。第３の膜の残渣６ｂは、第２の膜４の表面上にある窒化シリコン６のうち、等方性エッチングによって除去できなかったものをいう。
【００８７】
図６Ａは、第３の膜の残渣６ｂを除去する工程を示す。第３の膜の残渣６ｂは、異方性エッチングによって除去される。
【００８８】
この第３の膜の残渣６ｂのエッチングは、例えば、フッ素系ガスであるＣＨＦ3を含有するＣＨＦ３／Ａｒ／Ｏ２ガスを用いたＲＩＥ法により行われる。チャンバ温度は例えば０℃から６０℃、ガス流量はＣＨＦ３が５ｓｃｃｍから１００ｓｃｃｍ、Ａｒが１０ｓｃｃｍから５００ｓｃｃｍ、Ｏ2が１ｓｃｃｍから１００ｓｃｃｍである。異方性エッチングの圧力は、１０ｍＴｏｒｒから１００ｍＴｏｒｒである。異方性エッチングのＲＦパワーは１００Ｗから５００Ｗである。異方性エッチングの処理時間は、２０秒から６０秒である。
【００８９】
この工程によって、第３の膜の残渣６ｂが除去された領域にコンタクトホール４０を形成する工程の際に、いずれのコンタクトホール４０の形成位置におけるエッチング対象部材を同一にすることができる。そのため、コンタクトホール４０の開口不良を未然に防止することができる。なお、第３の膜の残渣６ｂは、等方性エッチングによって除去されてもよい。
【００９０】
図５Ｂに示した窒化シリコン６のエッチングと、この図６Ａに示した第３の膜の残渣６ｂのエッチングにより、ｐ型ＭＩＳトランジスタ２０上に第３の膜６ａが残った状態になる。ｐ型ＭＩＳトランジスタ２０のチャネル部分には、この第３の膜６ａによって引張応力が加えられるようになる。
【００９１】
図６Ｂは、レジストマスク７を除去する工程である。
【００９２】
図６Ｂに示すように、ｐ型ＭＩＳトランジスタ２０側の第１の膜３のエッチング後、レジストマスク７は除去される。
【００９３】
ここまでの工程により、ｎ型ＭＩＳトランジスタ１０上とｐ型ＭＩＳトランジスタ２０上にそれぞれ第１の膜３と第３の膜６ａが貼り分けられたＣＭＩＳ構造が完成する。
【００９４】
図７Ａは層間絶縁膜８を形成する工程を示す。図７Ａは、図６Ｂに加えて層間絶縁膜８を示す。
【００９５】
図７Ａに示すように、レジストマスク７の除去後、全面、即ち第２の膜４又は第３の膜６ａ上に、層間絶縁膜８として例えばＴＥＯＳ膜が形成される。層間絶縁膜８は、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｏｘｙｓｉｌａｎｅ、Ｓｉ（ＯＣ２Ｈ５ＯＨ）４）を、プラズマＣＶＤ法を用いて形成される。層間絶縁膜８は、全面にまず膜厚４５０ｎｍから７００ｎｍで形成された後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化され、最終的に約３５０ｎｍの膜厚となる。
【００９６】
図７Ｂは配線３３上にコンタクトホール４０を形成する工程を示す。図７Ｂは、図７Ａに加えてコンタクトホール４０を示す。
【００９７】
図７Ｂに示すように、層間絶縁膜８の形成後、不図示のレジストマスクを形成して、層間絶縁膜８、第１の膜３及び第３の膜６ａが異方性エッチングされる。次いで、不純物濃度が高いソース・ドレイン領域１６の表層に形成されたシリサイド層１７、不純物濃度が高いソース・ドレイン領域２６の表層に形成されたシリサイド層２７、及び第３の膜の膜厚が異なる形状を有する領域６ａ´の下における配線３３の表層に形成されたシリサイド層３７を露出するようにコンタクトホール４０が形成される。層間絶縁膜８のエッチングはフッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを使用したＲＩＥ法により行われる。チャンバ温度は例えば−１５℃から＋１０℃、ガス流量はＣ４Ｆ８が０．１ｓｃｃｍから１０ｓｃｃｍ、Ａｒが１００ｓｃｃｍから１０００ｓｃｃｍ、Ｏ２が０．１ｓｃｃｍから１０ｓｃｃｍである。
【００９８】
なお、第３の膜の膜厚が異なる形状を有する領域６ａ´は、後述する等方性エッチングによってテーパー形状を有するようにするように形成されているため、第３の膜の膜厚が異なる形状を有する領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。そのため、層間絶縁膜８のエッチング工程の際に、第３の膜の膜厚が異なる形状を有する領域６ａ´のためにエッチングガスを変更することなく、第３の膜の膜厚が異なる形状を有する領域６ａ´を容易にエッチングすることができる。
【００９９】
第１の膜３と第３の膜６ａとのエッチングはフッ素系ガスであるＣＨＦ３を含有するＣＨＦ３／Ａｒ／Ｏ２ガスを使用したＲＩＥ法により行われる。チャンバ温度は例えば０℃から３５℃、ガス流量はＣＨＦ3が１ｓｃｃｍから１００ｓｃｃｍ、アルゴンガスが１０ｓｃｃｍから５００ｓｃｃｍ、酸素ガスが１ｓｃｃｍから１００ｓｃｃｍである。
【０１００】
図８は、第３の膜の膜厚が異なる形状を有する領域６ａ´において配線３３と接続するコンタクトプラグ５０ｂを形成する工程を示す。図８は、図７Ｂに加えてコンタクトプラグ５０ａ及びコンタクトプラグ５０ｂを示す。コンタクトプラグ５０ａは、シリサイド層１７及びシリサイド層２７を介して、ｎ型ＭＩＳトランジスタ１０のコンタクト電極であるソース・ドレイン電極１６及びｐ型ＭＩＳトランジスタ２０のコンタクト電極であるソース・ドレイン電極２６とを電気的に接続するために形成されるものである。コンタクトプラグ５０ｂは、シリサイド層３７を介して、コンタクト電極である配線３３を電気的に接続するために形成されている。コンタクトプラグ５０ｂは、ｎ型ＭＩＳトランジスタ１０とｐ型ＭＩＳトランジスタ２０との間に形成されるものである。
【０１０１】
なお、ソース・ドレイン電極１６上のコンタクトプラグ５０ａは、層間絶縁膜８、第１の膜３及び第２の膜４を貫通するように形成されている。ソース・ドレイン電極２６上のコンタクトプラグ５０ａは層間絶縁膜８及び第３の膜６ａを貫通するように形成されている。配線３３上のコンタクトプラグ５０ｂは、第３の膜の膜厚が異なる形状を有する領域６ａ´において、層間絶縁膜８、第１の膜３、及び第２の膜４を貫通するように形成されている。
【０１０２】
コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂは、例えば密着層として例えばチタン、拡散防止層として例えば窒化チタン、プラグ材として例えばタングステンを順次積層形成したものからなる。密着層は、シリサイド層１７、シリサイド層２７及びシリサイド層３７と拡散防止膜との密着性を向上させるために形成されるものである。拡散防止層は、プラグ材が層間絶縁膜に拡散するのを防止するために形成されるものである。なお、コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂにおける密着層及び拡散防止層は図示を省略する。
【０１０３】
図８に示すように、コンタクトホール４０の形成後、密着層である例えばチタンが、シリコン基板１の全面及びコンタクトホール４０の開口面に膜厚５ｎｍから３０ｎｍとなるように形成される。チタンの形成方法は、ターゲット電力が１ｋＷから１８ｋＷ、基板バイアス電力が０Ｗから５００Ｗのスパッタ法によるものである。形成温度は５０℃から２５０℃である。なお、密着層であるチタンは必須の構成要件ではない。
【０１０４】
次いで、拡散防止層である例えば窒化チタンは、シリコン基板１の全面及び密着層の形成面上に膜厚１ｎｍから１０ｎｍで形成される。窒化チタンの形成方法は、ＴＤＭＡＴ（テトラジメチルアミノチタン）を原料ガスとしてＭＯ−ＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるものである。拡散防止層の形成温度は３００℃から４５０℃である。
【０１０５】
次いで、シリコン基板１の全面及び拡散防止層の形成面上にタングステンからなるプラグ材が形成される。タングステン形成はＷＦ６ガスを使用したＣＶＤ法にて行われる。プラグ材の形成温度は３００℃から５００℃とする。その後、ＣＭＰ法を用いて、層間絶縁膜８上のチタン、窒化チタン及びタングステンが除去され、コンタクトプラグ５０ａ及びコンタクトプラグ５０ｂが完成する。このように、シリコン基板１上に引張応力の印加により動作速度の向上したｎ型ＭＩＳトランジスタ１０と、圧縮応力の印加により動作速度の向上したｐ型ＭＩＳトランジスタ２０とが形成された半導体装置が得られる。
【０１０６】
＜本実施例による半導体装置の製造方法の効果＞
図９は、層間絶縁膜８のエッチング工程における層間絶縁膜８と、第３の膜６ａの形成材料である窒化シリコンのエッチングレートを示す表である。
【０１０７】
層間絶縁膜８のエッチング工程における層間絶縁膜８のエッチングレートは１で示す。層間絶縁膜８のエッチング工程は、ここでは、フッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行われる。チャンバ温度は例えば−１５℃から＋１０℃、ガス流量はＣ4Ｆ8が０．１ｓｃｃｍから１０ｓｃｃｍ、Ａｒが１００ｓｃｃｍから１０００ｓｃｃｍ、Ｏ2が０．１ｓｃｃｍから１０ｓｃｃｍである。
【０１０８】
図９に示すように、層間絶縁膜８のエッチング工程における層間絶縁膜８と第３の膜６ａの形成材料である窒化シリコンとのエッチングレートは、１：０．０５〜０．０９である。
【０１０９】
図９から、窒化シリコン膜６のエッチングレートは、層間絶縁膜８と比較して低いことがわかる。しかし、第３の膜の膜厚が異なる形状を有する領域６ａ´は、等方性エッチングによってテーパー形状を有するように形成されているため、第３の膜の膜厚が異なる形状を有する領域６ａ´は第３の膜６ａの膜厚と比較して薄く形成されている。そのため、第３の膜の膜厚が異なる形状を有する領域６ａ´は、層間絶縁膜８をエッチングする工程において除去することができる。したがって、第３の膜の膜厚が異なる形状を有する領域６ａ´のエッチングは、窒化シリコン用のエッチングガスを用いなくても容易にエッチングすることができる。
【０１１０】
本発明の実施例における半導体装置の製造方法及び半導体装置によれば、コンタクトプラグ５０ｂを配線３３上の第２の膜４上に端部を有し第３の膜６ａの端部の膜厚と配線３３上の他部分の膜厚が異なる形状を有する領域６ａ´において形成することができるため、コンタクトプラグ５０ｂの導通不良を防ぐことができる。
【０１１１】
また、第２の膜４上に第３の膜６ａの端部を有し端部の膜厚と配線３３上の他部分の膜厚が異なる形状を有する領域６ａ´を形成する工程によって、コンタクトホール形成工程における開口不良の発生を抑えることができる。そのため、コンタクトプラグ５０ｂの導通不良の発生を抑制することができる。
（付記１）
基板上に配線を形成する工程と、
前記配線上に第１の膜を形成する工程と、
前記第１の膜上に第２の膜を形成する工程と、
前記第２の膜上に前記第２の膜よりもエッチング耐性が低い材料によって第３の膜を形成する工程と、
前記第２の膜上に前記第３の膜の端部を有し前記端部の膜厚と前記配線上の他部分の膜厚が異なる形状を有する領域を形成する工程と、
前記第２の膜又は前記第３の膜上に層間絶縁膜を形成する工程と、
前記形状を有する領域において前記配線に接続するコンタクトプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２）
前記コンタクトプラグは、前記形状を有する領域において前記第１の膜、前記第２の膜及び前記層間絶縁膜を貫通するように形成されていることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記形状を有する領域を形成する工程は、等方性エッチングを行うことであることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）
前記形状を有する領域を形成する工程は、等方性エッチングを行った後に異方性エッチングを行うことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記５）
前記形状を有する領域を形成する工程は、異方性エッチングを行うことであることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記６）
前記形状を有する領域を形成する工程は、異方性エッチングを行った後に等方性エッチングを行うことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記７）
前記配線は、前記基板上の第１導電型を有する電界効果トランジスタと第２導電型を有する電界効果トランジスタとの間に形成されていることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
（付記８）
前記第１の膜は、前記第１導電型を有する電界効果トランジスタ上に形成され、前記第３の膜は、前記第２導電型を有する電界効果トランジスタ上に形成されていることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９）
前記第１の膜及び前記第３の膜は応力膜であることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
（付記１０）
前記第１の膜及び前記第３の膜は窒化シリコンによって形成されており、前記第２の膜は酸化シリコンによって形成されていることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）
基板上に形成された配線と、
前記配線上に形成された第１の膜と、
前記第１の膜上に形成された第２の膜と、
端部の膜厚と前記配線上の他部分の膜厚が異なる領域を有する第３の膜と、
前記配線に接続するコンタクトプラグと、を有し、
前記第３の膜は、前記第２の膜よりもエッチング耐性が低い材料で形成されていることを特徴とする半導体装置。
（付記１２）
前記コンタクトプラグは、前記形状を有する領域において前記第１の膜、前記第２の膜、及び前記第２の膜及び前記第３の膜上に形成された層間絶縁膜を貫通するように形成されていることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記配線は、前記基板上の第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとの間に形成されていることを特徴とする付記１１又は付記１２に記載の半導体装置。
（付記１４）
前記第１の膜は、前記第１導電型の電界効果トランジスタ上に形成され、前記第２の膜は、前記第２導電型の電界効果トランジスタ上に形成されていることを特徴とする付記１１乃至付記１３のいずれかに記載の半導体装置。
（付記１５）
前記第１の膜及び前記第３の膜は応力膜であることを特徴とする付記１１乃至付記１４のいずれかに記載の半導体装置。
（付記１６）
前記第１の膜及び前記第３の膜は窒化シリコンによって形成されており、前記第２の膜は酸化シリコンによって形成されていることを特徴とする付記１１乃至付記１５のいずれかに記載の半導体装置。
【図面の簡単な説明】
【０１１２】
【図１】図１Ａは、本発明に係る半導体装置の平面図である。図１Ｂは、本発明に係る半導体装置の断面図である。
【図２】図２Ａから図２Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図３】図３Ａから図３Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図４】図４Ａから図４Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図５】図５Ａから図５Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図６】図６Ａから図６Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図７】図７Ａから図７Ｂは、本発明に係る半導体装置の製造工程を示す図である。
【図８】図８は、本発明に係る半導体装置の製造工程を示す図である。
【図９】図９は、本発明の層間絶縁膜８のエッチング工程に係る層間絶縁膜と、第３の膜の形成材料である窒化シリコン膜のエッチングレートを示す表である。
【符号の説明】
【０１１３】
１ シリコン基板
２ 素子分離領域
３ 第１の膜
４ 第２の膜
５ レジストマスク
６ 窒化シリコン膜
６ａ 第３の膜
６ａ´ 第３の膜の膜厚が異なる形状を有する領域
６ｂ 第３の膜の残渣
７ レジストマスク
８ 層間絶縁膜
１０ ｎ型ＭＩＳトランジスタ
１１ ｐ型ウェル領域
１２ ゲート絶縁膜
１３ ゲート電極
１４ サイドウォール
１５ ソース・ドレイン・エクステンション領域
１６ 不純物濃度が高いソース・ドレイン領域
１７ シリサイド層
２０ ｐ型ＭＩＳトランジスタ
２１ ｎ型ウェル領域
２２ ゲート絶縁膜
２３ ゲート電極
２４ サイドウォール
２５ ソース・ドレイン・エクステンション領域
２６ 不純物濃度が高いソース・ドレイン領域
２７ シリサイド層
３２ ゲート絶縁膜
３３ 配線
３４ サイドウォール
３７ シリサイド層
４０ コンタクトホール
５０ａ コンタクトプラグ
５０ｂ コンタクトプラグ
６０ 活性領域
７０ 活性領域
【特許請求の範囲】
【請求項１】
基板上に配線を形成する工程と、
前記配線上に第１の膜を形成する工程と、
前記第１の膜上に第２の膜を形成する工程と、
前記第２の膜上に前記第２の膜よりもエッチング耐性が低い材料によって第３の膜を形成する工程と、
前記第２の膜上に前記第３の膜の端部を有し前記端部の膜厚と前記配線上の他部分の膜厚が異なる形状を有する領域を形成する工程と、
前記第２の膜又は前記第３の膜上に層間絶縁膜を形成する工程と、
前記形状を有する領域において前記配線に接続するコンタクトプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクトプラグは、前記形状を有する領域において前記第１の膜、前記第２の膜及び前記層間絶縁膜を貫通するように形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記形状を有する領域を形成する工程は、等方性エッチングを行うことであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記形状を有する領域を形成する工程は、等方性エッチングを行った後に異方性エッチングを行うことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記形状を有する領域を形成する工程は、異方性エッチングを行うことであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項６】
前記形状を有する領域を形成する工程は、異方性エッチングを行った後に等方性エッチングを行うことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項７】
前記配線は、前記基板上の第１導電型を有する電界効果トランジスタと第２導電型を有する電界効果トランジスタとの間に形成されていることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の膜は、前記第１導電型を有する電界効果トランジスタ上に形成され、前記第３の膜は、前記第２導電型を有する電界効果トランジスタ上に形成されていることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
基板上に形成された配線と、
前記配線上に形成された第１の膜と、
前記第１の膜上に形成された第２の膜と、
端部の膜厚と前記配線上の他部分の膜厚が異なる領域を有する第３の膜と、
前記配線に接続するコンタクトプラグと、を有し、
前記第３の膜は、前記第２の膜よりもエッチング耐性が低い材料で形成されていることを特徴とする半導体装置。
【請求項１０】
前記配線は、前記基板上の第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとの間に形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１】
基板上に配線を形成する工程と、
前記配線上に第１の膜を形成する工程と、
前記第１の膜上に第２の膜を形成する工程と、
前記第２の膜上に前記第２の膜よりもエッチング耐性が低い材料によって第３の膜を形成する工程と、
前記第２の膜上に前記第３の膜の端部を有し前記端部の膜厚と前記配線上の他部分の膜厚が異なる形状を有する領域を形成する工程と、
前記第２の膜又は前記第３の膜上に層間絶縁膜を形成する工程と、
前記形状を有する領域において前記配線に接続するコンタクトプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクトプラグは、前記形状を有する領域において前記第１の膜、前記第２の膜及び前記層間絶縁膜を貫通するように形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記形状を有する領域を形成する工程は、等方性エッチングを行うことであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記形状を有する領域を形成する工程は、等方性エッチングを行った後に異方性エッチングを行うことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記形状を有する領域を形成する工程は、異方性エッチングを行うことであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項６】
前記形状を有する領域を形成する工程は、異方性エッチングを行った後に等方性エッチングを行うことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項７】
前記配線は、前記基板上の第１導電型を有する電界効果トランジスタと第２導電型を有する電界効果トランジスタとの間に形成されていることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の膜は、前記第１導電型を有する電界効果トランジスタ上に形成され、前記第３の膜は、前記第２導電型を有する電界効果トランジスタ上に形成されていることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
基板上に形成された配線と、
前記配線上に形成された第１の膜と、
前記第１の膜上に形成された第２の膜と、
端部の膜厚と前記配線上の他部分の膜厚が異なる領域を有する第３の膜と、
前記配線に接続するコンタクトプラグと、を有し、
前記第３の膜は、前記第２の膜よりもエッチング耐性が低い材料で形成されていることを特徴とする半導体装置。
【請求項１０】
前記配線は、前記基板上の第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとの間に形成されていることを特徴とする請求項９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１０５２７９（Ｐ２００９−１０５２７９Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００７−２７６６２９（Ｐ２００７−２７６６２９）
【出願日】平成１９年１０月２４日（２００７．１０．２４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成１９年１０月２４日（２００７．１０．２４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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