【課題】簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することを目的とする。
【解決手段】信号端子１２０と内部回路１３２とを接続する信号ライン１３４と、信号ライン１３４から分岐して接続されるヒューズ素子Ｆ１と、ヒューズ素子Ｆ１を介して信号ライン１３４と接続し、正電源ＶＤＤまたは負電源ＶＳＳが直接接続される通電端子１３６と、ヒューズ素子Ｆ１の通電端子１３６側に接続され、信号ライン１３４と正電源ＶＤＤまたは負電源ＶＳＳとの間をそれぞれ逆方向に接続する保護ダイオードＤ１、Ｄ２と、を備えることを特徴とする。 （もっと読む）

【課題】レイアウトが複雑になることを抑える。
【解決手段】テスト対象とされる複数の出力バッファ１１のそれぞれに対応してサブテスト回路１ａを備える。それぞれのサブテスト回路１ａは、前段のサブテスト回路１ａの出力が後段のサブテスト回路１ａの入力に接続されてチェーン構成をなし、初段のサブテスト回路１ａの入力には信号ＴＤＩを入力し、最終段のサブテスト回路１ａの出力から信号ＴＤＯを出力する。サブテスト回路１ａは、対応する出力バッファ１１の出力値と入力における入力値とが異なる場合に、出力に信号ＴＤＩの論理値とは異なる論理値を出力する。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、パッドからチップ内部素子へ加わる応力の影響に起因するタイミング信頼性の劣化を低コストで防止する。
【解決手段】フリップチップ構造を有する半導体集積回路装置において、応力の影響を受ける半導体チップ１０１の外周列におけるパッド１０２の構造及び配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトする。 （もっと読む）

【課題】貫通電極を有する半導体装置の信頼性を向上させる。
【解決手段】半導体基板１は、素子形成面である第１の面１ａ及びその反対側の第２の面１ｂを有する。第１の面１ａから第２の面１ｂまで半導体基板１を貫通するように貫通孔２０が形成されている。貫通孔２０の内壁上に絶縁膜２１及びバリア膜２２が順次形成されている。絶縁膜２１及びバリア膜２２が形成された貫通孔２０が埋まるように導電部２３が形成されている。貫通孔２０の周辺に位置する部分の半導体基板１における少なくとも第１の面１ａ側にゲッタリングサイト３０が形成されている。 （もっと読む）

【課題】電極パッドからＥＳＤ保護回路に十分なサージ電流が流れず、入出力回路が破壊されやすくなる。
【解決手段】半導体集積回路装置２０１の回路ブロック２１の上層に、電極パッド２２が設けられている。電極パッド２０２，２１３と、内部回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ａ２０４，分岐点Ｂ２１２が設けられている。分岐点Ａ２０４，分岐点Ｂ２１２は、電極パッド２０２，２１３よりもＥＳＤ保護回路２０６に近い位置に、配置されている。 （もっと読む）

【課題】隣接した半導体素子領域（ＩＣ領域）を同時に検査しても、検査用のプローブが外部電極から食み出し難くい、半導体素子、半導体ウエハ、及び半導体装置の製造方法を提供する。
【解決手段】外周に沿って配置された複数の外部電極２８を有する、矩形の半導体素子３８であって、前記外部電極の対向する二辺が、前記半導体素子の一の対角線３４に垂直な方向３６を向いている半導体素子。 （もっと読む）

【課題】ＦＥＴセルごとに電源を用意・制御することなく、所望の出力電力値に合わせて、出力電力値を調整可能な高周波半導体装置を提供する。
【解決手段】分配・入力整合回路３２と入力伝送線路パターン３６とを搭載した分配・入力整合回路基板１４と、複数の入力キャパシタセル４０を搭載した入力キャパシタ基板１６と、複数の電界効果トランジスタセルを搭載した半導体基板１８と、複数の出力キャパシタセル４１を搭載した出力キャパシタ基板２０と、出力伝送線路パターン３８と合成・出力整合回路３４とを搭載した合成・出力整合回路基板２２とを備え、所望の出力電力値に合わせて複数のセルからなる電界効果トランジスタのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を調整可能な高周波半導体装置３０。 （もっと読む）

【課題】テストコストの低減及び不良解析の精度向上を図った半導体装置を提供する。
【解決手段】半導体装置１００は、被調整電源１３の出力である被調整電源出力電圧Ｖａを調整するトリミングコードＴＲＭＣ（＝ＴＲＭＣ１）を変化させながら発生し、被調整電源出力電圧Ｖａが入力電圧Ｖｉｎに対応する値となった場合、電圧供給回路２５の出力電圧Ｖｏｕｔの基準電圧Ｖｒｅｆと同じ電圧レベルに出力変更し、入力初段回路へ供給する。また、トリミングコードＴＲＭＣをトリミングコード記憶回路１６に記憶し、記憶したトリミングコードＴＲＭＣ（＝ＴＲＭＣ２）に基づき被調整電源出力電圧Ｖａを設定する。 （もっと読む）

【課題】 同時に入出力されるデータビット数が異なる半導体装置では、プリント基板の半田ボールと半導体チップのパッド位置が、左右の領域に分かれ、ボールとパッド間の配線ができなくなり、ビット数が異なる製品を、１つのチップで共用することができないという問題がある。
【解決手段】 同時に入出力されるデータビット数が８、１６、３２ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有した半導体装置は、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が１６ビットのときのみに使用される１６ビット専用のパッド電極と、データ入出力数が３２ビットのときのみに使用される３２ビット専用のパッド電極と、を備えることを特徴とする。 （もっと読む）

【課題】簡単な構成により、用途が異なるパッドを同一のパッドで兼用することができる半導体装置および半導体装置の制御方法を提供する。
【解決手段】半導体装置１００は、共用パッド１２０と、電源電位を生成する内部発生電源部１１０と、共用パッド１２０と内部発生電源１１０との間を接続状態または非接続状態にするＮＭＯＳスイッチ１４０と、共用パッド１２０に電源電位と異なる特定電位が供給された場合には、ＮＭＯＳスイッチ１４０を非接続状態にするとともに、特定機能を指示する特定指示信号を出力し、共用パッド１２０に特定電位が供給されない場合には、ＮＭＯＳスイッチ１４０を接続状態にする制御部１３０と、を含む。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】小さいチップサイズで、ノイズを低減することできる半導体装置、及びその設計方法を提供すること。
【解決手段】本発明の一態様に係る半導体装置は、入力に応じて容量が変化する素子１３を備え、所定の機能を有する機能マクロ１１と、機能マクロ１１の不使用時において、素子１３によって機能マクロ１１の容量を制御するものである。これにより、小さいチップサイズで、ノイズを低減することできる半導体装置、及びその設計方法を提供することができる。 （もっと読む）

【課題】破壊を伴うことなく正確に半導体装置の接続状態の検査を行うことを目的とする。
【解決手段】実装基板２に半導体チップ３を実装して構成され、外部から供給される電源を半導体チップ３の内部回路３０に伝送する電源伝送部を備える半導体装置１であって、電源伝送部は、実装基板２上に設けられ、外部から供給される電源を入力するための電源入力端子と、実装基板２上に設けられ、この実装基板２と半導体チップ３との間の接続状態の検査を行うための検査入力端子と、電源入力端子から入力した電源を分配して内部回路３０に伝送する複数の電源経路と、各電源経路に一端が接続され、他端が合流されて検査入力端子に接続される複数の分岐経路と、各分岐経路上に設けられ、各分岐経路が合流する前に設けた抵抗２６と、を備えている。 （もっと読む）

【課題】一つの半導体装置をボンディングオプションにより機能の異なる製品に切り替える場合に、その半導体装置で使用される内部電源の安定化容量を、それぞれの製品において最適化することができる半導体装置を提供する。
【解決手段】半導体装置１０は、異なる電源電位の電圧が供給される２つのインナーリード１２Ａ、１２Ｂに選択的にワイヤーボンディングされるボンディングオプション用パッド１４と、ボンディングオプション用パッド１４に接続されるインバータ１６と、短絡されたソース及びドレインがインバータ１６に接続され、ゲートが内部電源ＩＶから電源電圧が出力される電源出力ライン１８に接続された、内部電源ＩＶの出力レベルを安定化させるためのＮＭＯＳトランジスタ２０と、を備える。 （もっと読む）

【課題】チップ容量自体が変化する場合においても、システム全体の電源設計を最適化する。
【解決手段】半導体チップ２３にコンデンサ７〜９および選択スイッチ１４〜１６を設け、コアブロック１〜３のうちのいずれかを停止させた場合、そのコアブロック１〜３に対応した選択スイッチ１４〜１６をオンさせることにより、そのコアブロック１〜３に対応したコンデンサ７〜９を電源ライン２４に接続する。 （もっと読む）

【課題】電源・信号間の干渉および結合の抑制と、電源ノイズの抑制と、信号間の干渉・クロストークの抑制と、インピーダンス不連続による信号反射の抑制とを、全てバランスよく満たす低コストな高速デバイスを提供する。
【解決手段】信号用ボンディングワイヤ３１d、３１eと、グランド用ボンディングワイヤ３１b、３１gと、電源用ボンディングワイヤ３２a、３２c、３２f]とを、次のように配置する。すなわち、グランド用ボンディングワイヤまたは電源用ボンディングワイヤの一方が、信号用ボンディングワイヤと同じ第１の包絡面に含まれ、他方は別の第２の包絡面に含まれる。ここで、第２の包絡面に含まれるボンディングワイヤおよび信号用ボンディングワイヤの間の電磁結合が、第１の包絡面に含まれる２本のボンディングワイヤの間の電磁結合よりも小さくなるようにする配線構造。 （もっと読む）

【課題】チップ面積が増大することなく設計において大きな後戻りをしなくてすむ半導体集積回路を提供すること。
【解決手段】一列に配列された各ＩＯバッファ１〜５と、各ＩＯバッファ１〜５に対応して配列されたパッド接続用配線２１〜２５と、各ＩＯバッファ１〜５に対応して一列に配列されるとともに、ＩＯバッファ１〜５及びパッド接続用配線２１〜２５と異なる層にて対応するパッド接続用配線の一部と重なるように配置され、かつ、対応するパッド接続用配線の隣の他のパッド接続用配線まで延長して配線されたＩＯバッファ切替用配線３１〜３５と、を備え、各ＩＯバッファ切替用配線３１〜３５は、隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成され、各ＩＯバッファ１〜５は、同じ位置にて対応するＩＯバッファ切替用配線３１〜３５と電気的に接続される。 （もっと読む）

【課題】 チップ面積を大きくし過ぎることなく、過電圧、過電力が加わっても破壊されない電界効果トランジスタを提供する。
【解決手段】 本発明の電界効果トランジスタは、
半導体層上に、ゲート電極１１０と、ドレイン電極１０９と、ソース電極１０８と、保護ダイオード（保護ダイオード電極）１１１とが配置され、
ドレイン電極１０９が、保護ダイオード１１１の周囲の一部もしくは全部を囲む状態で形成されているか、または、
ドレイン電極１０９は、複数であり、複数のドレイン電極１０９の少なくとも一対のドレイン電極間に、保護ダイオード１１１が配置されるように形成されていることを特徴とする。 （もっと読む）

【課題】インターフェースチップを用いるタイプの半導体装置において、インターフェースチップとコアチップ間の複数の貫通電極にそれぞれ関する複数の電流パスで大きなＡＣ特性の差がないことの確認試験を行えるようにする。
【解決手段】インターフェースチップ及びコアチップと、これらを電気的に接続するそれぞれが貫通電極を含む測定対象信号線１３０及び基準信号線１３１と、を備え、インターフェースチップは、信号発生回路１００が発生したテストクロックをコアチップへ送出し、コアチップは、信号発生回路１０１がテストクロックから所定の測定信号を発生し、且つ所定の測定信号を測定対象信号線１３０及び基準信号線１３１へ同時に送出し、更に、インターフェースチップは、更に、測定対象信号線１３０及び基準信号線１３１を介して入力した複数の所定の測定信号の位相差をオペアンプ１１７によって検出し、判定回路１０２が試験結果を出力する。 （もっと読む）

【課題】電源プレーンと内部回路とを接続パッドを介して接続する、接続経路のインピーダンスに応じた適切な放電能力の保護回路を有する半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路１ａは、半導体チップ１０ａと、半導体チップ１０ａに電位を供給するパッケージ２とを有し、半導体チップ１０ａは、内部回路と、接続パッドと、内部回路と接続パッドの間に接続され、内部回路を保護する保護回路とを有し、パッケージ２は、外部端子と、パッケージ２と半導体チップ１０ａを接続するための内部端子と、電源プレーンと、電源プレーンと内部端子とを接続する第１の配線と、内部端子と接続パッドとをそれぞれ接続する複数の第２の配線とを有する。保護回路の放電能力の大きさは、電源プレーンと接続パッドとの接続経路である、第１の配線、内部端子および第２の配線のインピーダンスに応じて設定される。 （もっと読む）