【課題】ボンディングワイヤのループインダクタンスを低減した半導体パッケージを提供する。
【解決手段】所定の方向に交互に配置された信号用パッドおよび補助パッドのそれぞれが複数設けられた半導体装置と、信号用ボンドフィンガー、電源電圧用ボンドフィンガーおよび接地電位用ボンドフィンガーのそれぞれが複数設けられたパッケージ基板と、を有する。複数の信号用パッドのそれぞれが複数の信号用ボンドフィンガーのそれぞれと第１のワイヤを介して接続され、複数の電源電圧用ボンドフィンガーおよび複数の接地電位用ボンドフィンガーのそれぞれが複数の補助パッドのそれぞれと第２のワイヤを介して接続されている。第１のワイヤが、電源電圧用ボンドフィンガーに接続された第２のワイヤと接地電位用ボンドフィンガーに接続された第２のワイヤとの間に配置されている。 （もっと読む）

【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。 （もっと読む）

【課題】ボンド・ワイヤの寄生インダクタンスを小さくし、高周波特性を良好とすることができる半導体パッケージを提供する。
【解決手段】高周波信号が入力される入力整合回路を有しダイボンド領域に配された半導体集積回路チップと、前記ダイボンド領域の周辺に配されたリード端子と、を備え、前記半導体集積回路チップが有する各端子と前記各リード端子とがボンド・ワイヤにより接続された半導体パッケージにおいて、前記ダイボンド領域の中央部より前記入力整合回路に高周波信号を入力させるための前記リード端子である高周波入力端子側および／または前記入力整合回路のグランド接続用の前記リード端子であるグランド端子側にシフトした位置に前記半導体集積回路チップは配される構成とする。 （もっと読む）

【課題】挿入損失およびチップサイズの増大を生じることなく、歪特性に優れた高周波スイッチおよび高周波モジュールを提供する。
【解決手段】高周波スイッチであって、高周波信号を入出力するための複数の入出力端子１０１〜１０３と、２つの入力端子１０１、１０３間に設けられた基本スイッチ部１０４、１０５と、基本スイッチ部１０４、１０５の導通および遮断を制御するための制御電圧が入力される制御端子１０６、１０７とを備え、基本スイッチ部１０４、１０５は、メアンダ形状のゲート電極を有するメアンダ型のＦＥＴ１１０〜１１３及びＦＥＴ１２０〜１２３が多段に接続されて形成され、ＦＥＴ１１０〜１１３、及び１２０〜１２３のうち、入出力端子１０３からの電気的距離が最も短いＦＥＴ１１３、及び１２０のフィンガー長は、他のＦＥＴ１１０〜１１２、及び１２１〜１２３のフィンガー長よりも短い。 （もっと読む）

【課題】内部回路の動作時における電源ノイズの影響を抑え、少ピン化および小面積化を実現する半導体装置を提供することである。
【解決手段】第１の内部回路１０２に対する電源線ＰＬ１と第２の内部回路１０４に対する電源線ＰＬ２とは共通のピン端子３０ａに接続され、第１の内部回路１０２に対する接地線ＳＬ１と第２の内部回路１０４に対する接地線ＳＬ２とは共通のピン端子３０ｂに接続される。第１の内部回路１０２の動作時に電源線ＰＬ１上に発生した電源ノイズは、電源線ＰＬ１に介挿され、ゲートが接地線ＳＬ１に接続されたＰチャネルＭＯＳトランジスタＰ１および電源線ＰＬ１および接地線ＳＬ１の間に設けられたキャパシタＣ１により吸収される。接地線ＳＬ１上に発生した電源ノイズは、接地線ＳＬ１に介挿され、ゲートが電源線ＰＬ１に接続されたＮチャネルＭＯＳトランジスタＮ１およびキャパシタＣ１により吸収される。 （もっと読む）

【課題】出力バッファのスイッチングに伴う電源ノイズがストローブ出力バッファに伝搬することを防止する。
【解決手段】データ信号ＤＱ０を出力するデータ出力バッファＯＢ０と、データ出力バッファＯＢ０に電源電位ＶＤＤＱを供給する電源パッド１１０ｖ１と、電源パッド１１０ｖ１に接続される電源配線１２０ｖ１と、ストローブ信号ＤＱＳを出力するストローブ出力バッファＯＢｄｑｓと、ストローブ出力バッファＯＢｄｑｓに電源電位ＶＤＤＱを供給する電源パッド１１０ｖ２とを有し、電源配線１２０ｖ１と電源パッド１１０ｖ２は、互いに電気的に独立している。これにより、データ出力バッファＯＢ０のスイッチングに伴う電源ノイズがストローブ出力バッファＯＢｄｑｓに伝搬しないことから、ストローブ信号ＤＱＳの信号品質を高めることが可能となる。 （もっと読む）

【課題】入力回路ブロックの入力配線と出力回路ブロックの出力配線を短くする。
【解決手段】半導体集積回路装置３０において、入力回路ブロック３２用の外部接続用電極Ｐ２及びＰ３は、入力回路ブロック３２と出力回路ブロック３３との間に複数配置されており、出力回路ブロック３３用の外部接続用電極Ｐ１及びＰ４は、出力回路ブロック３３とリード電極３４及び３５との間に複数配置されており、金属細線Ｗｂ１及びＷｂ２を介して外部接続用電極Ｐ１及びＰ２に接続されるリード電極３４と、金属細線Ｗｂ３及びＷｂ４を介して外部接続用電極Ｐ３及びＰ４に接続されるリード電極３５は、いずれも、入力回路ブロック３２、外部接続用電極Ｐ２及びＰ３、出力回路ブロック３３、外部接続用電極Ｐ１及びＰ４、リード電極３４及び３５の順に配置された方向と平行する方向に複数配置されている。 （もっと読む）

【課題】半導体基板に設けられた貫通穴に、絶縁体を介して２つの導電体を充填してなるキャパシタ構造体を有する電子装置において、２つの導電体間の容量を大きくするのに適した構成を提供する。
【解決手段】半導体基板１０の表裏両主面１１、１２間を貫通する貫通穴３０には、当該穴の内面側から第１の導電体４０、絶縁体５０、第２の導電体６０が順次充填されてキャパシタ構造体２０が形成されており、キャパシタ構造体２０は、貫通穴３０の内部から半導体基板１０の両主面１１、１２まで連続して形成され、キャパシタ構造体２０の静電容量は、キャパシタ構造体２０のうち貫通穴３０に位置する部位の容量と両主面１１、１２に位置する部位の容量との合計とされている。 （もっと読む）

【課題】半導体装置において、抵抗が増大して変換効率が低下してしまうのを防止する。
【解決手段】半導体装置を、基板２上に形成されたＧａＮ系半導体積層構造３を有する第１トランジスタＱ１と、ＧａＮ系半導体積層構造を有する第２トランジスタＱ２とを備え、第１トランジスタが、複数の第１フィンガ８ＡＸを有する第１ゲート電極８Ａと、複数の第１ドレイン電極９Ａと、複数の第１ソース電極１０Ａとを備え、第２トランジスタが、複数の第２フィンガ８ＢＸを有する第２ゲート電極８Ｂと、複数の第２ドレイン電極９Ｂと、複数の第２ソース電極１０Ｂとを備え、複数の第１ドレイン電極の上方又は下方に接続されたドレインパッド１５と、複数の第２ソース電極の上方又は下方に接続されたソースパッド２５と、複数の第１ソース電極及び複数の第２ドレイン電極に接続された共通パッド３５とを備えるものとする。 （もっと読む）

【課題】半導体基板に設けられた穴に、絶縁体を介して２つの導電体を充填してなる電極部を有する半導体装置において、２つの導電体間の容量を大きくするのに適した構成を提供する。
【解決手段】半導体基板１０の第１の領域１には、表面１１に開口する複数個の有底穴２０が設けられ、第２の領域２には貫通穴３０が設けられ、有底穴２０は貫通穴３０よりも小さい穴幅を有する。絶縁体５０を両導電体４０、６０で挟んでなる積層構造体が、有底穴２０および貫通穴３０に充填され、さらに、第１の領域１において複数個の有底穴２０間にて連続して形成されており、第１の領域１は、当該積層構造体による容量形成部として構成される。有底穴６０における各導電体４０、６０は、それぞれ貫通穴３０における各導電体４０、６０に電気的に接続されて、半導体基板１０の表裏両面１１、１２に取りだされている。 （もっと読む）

【課題】寄生容量が回避できないＳｉ半導体基板上に集積回路と一緒に製造するオンチップアンテナにおいて、その周波数特性をウエハプロセス製造工程後に自在に所望値へ制御する。
【解決手段】Ｓｉ半導体基板に対して第１のプロセスで形成される集積回路部及びアンテナ部を備える半導体装置において、該アンテナ部の周波数特性を調整する方法であって、アンテナ部と集積回路部との間に非連続的な複数の導線パターンを前記第１のプロセスにおいて形成し、第１のプロセスの終了後に、複数の導線パターンの一部又は全部を選択して、選択した前記導線パターンが直列的となるようにボンディングワイヤを懸架する。 （もっと読む）

【課題】 差動信号ラインに、第１入力端子と第２入力端子を有し、ダイオードにより構成される１パッケージの保護装置を接続する場合、第１入力端子と第２入力端子間のアイソレーションを十分確保し、また、第１入力端子に接続するダイオードと第２入力端子に接続するダイオードの部品ばらつきを抑制する必要がある。また、差動信号ラインに用いる保護装置の場合、部品容量とＥＳＤ破壊耐量を所望の範囲に収めるようにする必要がある。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面にｐｎ接合を形成し、互いに離間する第１ｎ＋型不純物領域、第２ｎ＋型不純物領域、第３ｎ＋型不純物領域を設け、第１入力端子に接続する第１ｎ＋型不純物領域と、第２入力端子に接続する第３ｎ＋型不純物領域との間に、接地端子に接続する第２ｎ＋型不純物領域を配置して、横型の双方向ｐｎ接合ダイオードによる保護装置を提供する。 （もっと読む）

【課題】電源オープン検出回路の動作マージンを大きくする。
【解決手段】電源端子とグランド端子と入力端子と内部回路とが形成された集積回路において，入力端子と電源端子との間に設けられ，入力端子から前記電源端子への方向の一方向性回路と，電源端子が外部電源と接続しているか否かを検出して電源オープン検出信号を出力する電源状態判定回路とを有する。一方向性回路は，電源端子の電圧がゲートに印加される第１のトランジスタと，第１のトランジスタに直列に接続された第２のトランジスタとを有し，入力端子には外部電源の電圧が入力される。 （もっと読む）

【課題】入出力端子と半導体スイッチとの間を接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置を提供する。
【解決手段】半導体スイッチ回路（２０）は、複数の入力端子（３１，３２）のうち任意の入力端子を配線層（５１）又は再配線層（２５１）を介して複数の出力端子（４１〜４４）のうち任意の出力端子と接続させるように構成される。複数の入力端子及び複数の出力端子のうち、ある端子と半導体スイッチ回路との間を接続する配線と、他の端子と半導体スイッチ回路との間を接続する配線とが交差している箇所において、交差する配線のうち、一方の配線を配線層とし、他方の配線を再配線層とする。 （もっと読む）

【課題】リードフレーム上に半導体チップが載置された半導体装置において、サージに対する耐性の向上を図る。
【解決手段】ＩＣチップ１０Ａを構成するＰ型の半導体基板１０の表面には、Ｎ型の埋め込み層１１及びエピタキシャル層１２と、Ｐ型の半導体層１３が配置されている。半導体基板１０の裏面には金属薄膜３０が配置され、その金属薄膜３０と、金属のアイランド５１の間には銀粒子等を含む導電性ペースト４０が挟まれている。半導体層１３の表面に配置されたパッド電極１６にサージが印加されると、半導体層１３から半導体基板１０に流れるサージ電流は、金属薄膜３０を通って金属のアイランド５１に向かう。 （もっと読む）

【課題】 ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や耐圧の汎用性に限界があった。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面に互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、これらの周囲に互いに離間する第１ｐ＋型不純物領域と第２ｐ＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトし、入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトし、接地端子に電気的に接続する第２電極とを設ける。第１ｎ＋型不純物領域および第２ｎ＋型不純物領域は１４０μｍ以上離間され、それぞれ角丸四角形状でｐ＋型半導体基板の対角線に沿って配置される。 （もっと読む）

【課題】バイパスキャパシタは、半導体基板上に形成される半導体装置と一体化されて形成されているが、半導体装置の製造工程が複雑になると言う欠点がある。
【解決手段】バイパスキャパシタをシート状にモジュール化して、半導体装置に対して外付けできるように構成されたバイパスキャパシタモジュールが得られる。 （もっと読む）

【課題】再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、パッケージング工程の前後での素子の特性変動を低減させる。
【解決手段】素子が形成された半導体基板に対して、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、上方から見てメタルポスト２１の周縁と重なる位置に素子３３，３５，３７を配置しないようにする。また、製造時におけるメタルポスト２１に起因して生じる応力の影響を受ける、メタルポスト２１の周縁から所定の範囲に素子の配置禁止領域２１ａを設け、配置禁止領域２１ａに素子３３，３５，３７を配置しないようにする。 （もっと読む）

【課題】パッケージのピン数が変更された場合でも設計変更を必要としない半導体装置を提供する。
【解決手段】半導体装置に設けられた第１の選択部５０は、機能ブロック群２３と複数のパッド３３との間の信号の経路に設けられ、各パッドごとに、標準設定として割当てられた複数の信号うち１つの信号を選択する。レジスタ６１は、少なくとも第１または第２のデータを保持する。第２の選択部５１は、第１の選択部５０と複数のパッド３３との間の信号の経路に設けられる。第２の選択部５１は、レジスタ６１に第１のデータが保持されたときに、第１の選択部５０によって選択された各信号を標準設定のパッドを介して外部との間で入出力可能にし、レジスタ６１に第２のデータが保持されたとき、第１の選択部によって選択された複数の信号のうち少なくとも一部の信号を標準設定と異なるパッドを介して外部との間で入出力可能にする。 （もっと読む）

【課題】半導体領域に酸化物半導体を用いた、高耐圧で、大電流の制御が可能であり、かつ量産性に優れた半導体素子を提供することを課題の一とする。また、該半導体素子を用いた半導体装置を提供することを課題の一とする。また、該半導体素子の作製方法を提供することを課題の一とする。
【解決手段】半導体領域に酸化物半導体を用いたトランジスタと、トランジスタのゲート電極層、ソース電極層及びドレイン電極層の各々と電気的に接続した貫通電極を備えた半導体チップを積層し、トランジスタを電気的に並列接続することによって、実質的にＷ長の長い半導体素子を提供する。 （もっと読む）