【課題】リーク電流を従来よりも抑えること。
【解決手段】本発明の半導体装置１は、外部から信号を供給可能な入力端子１０と、内部回路３０と、制御部４０と、バッファ回路２０とを具備している。制御部４０は、起動時から所定時間が経過するまでの間にマスク解除信号ＭＡＳＫ“Ｈ”を出力する。バッファ回路２０は、入力端子１０に供給される電圧ＶＤＤ又は電圧ＧＮＤを表す信号をマスク解除信号ＭＡＳＫ“Ｈ”に応じて内部回路３０に出力する。本発明の半導体装置１では、外部から入力端子１０に信号が供給されているときにノイズが発生しても、バッファ回路２０が入力端子１０から内部回路３０への伝送を有効にする時間以外は無効にしている。このため、マスク回路２６によるバッファ回路２０と内部回路３０との切り離しにより、内部回路３０への貫通電流を防止することができる。 （もっと読む）

【課題】大量生産が可能で、かつ従来の小型素子とは異なる構造を有する半導体装置を提供する。また、強度を向上させることが可能であり、作製段階における素子の破壊を抑制することができ、信頼性及び歩留まりの高い半導体装置の構造、及び半導体装置の作製方法を提供することを目的としている。
【解決手段】集積回路を有する層と、集積回路を有する層上に形成され、集積回路を有する層と電気的に接続された第１の端子と、第１の端子上に形成され、第１の端子と電気的に接続されたアンテナとして機能する導電層と、集積回路を有する層上に形成され、集積回路を有する層と、アンテナとして機能する導電層と、第１の端子と電気的に接続されていない第２の端子を有する。 （もっと読む）

【課題】 非常に複雑で費用がかかるバンプ・パッドを形成せずに、集積回路装置を製造する。
【解決手段】 集積回路装置１００は、第１の環状誘電体ブロック２１Ａを有する底部ウェハー１０Ａと、底部ウェハー１０Ａ上に配置される、第２の環状誘電体２１Ｂを有する少なくとも１つの積層ウェハー１０Ｂと、実質的に直線状に底部ウェハー１０Ａ中へと積層ウェハー１０Ｂを貫通する導電性ビア４９とを備える。底部ウェハー１０Ａと積層ウェハー１０Ｂはその間の接着層４１により接合されている。底部ウェハー１０Ａと積層ウェハー１０Ｂとの間にはバンプ・パッドは配置されない。導電性ビア４９は、第１の環状誘電体ブロック２１Ａおよび第２の環状誘電体ブロック２１Ｂの内部に位置している。 （もっと読む）

【課題】貫通電極を有する積層構造の半導体装置、半導体メモリ装置、半導体メモリ・システム及びその動作方法を提供する。
【解決手段】複数の半導体レイヤ間で伝送される情報の衝突を防止する構造を有する半導体装置であり、該半導体装置は、第１温度情報を出力する第１温度センサ回路を含む少なくとも１つの第１半導体チップと、貫通電極に電気的に連結されずに、第１温度センサ回路に電気的に連結される第１バンプと、第１半導体チップの貫通電極に電気的に連結される第２バンプと、を具備する半導体装置であることを特徴とする。 （もっと読む）

【課題】半導体装置を高集積化する。
【解決手段】本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体基板７０と、絶縁体の開口部ＰＯＰを介してその上面が露出するパッド９０と、パッド９０下方において半導体基板７０のキャパシタ領域９１内に設けられる複数のキャパシタ１と、を具備し、キャパシタ１は、所定の被覆率を満たすように、パッド９０下方のキャパシタ領域９１内に設けられ、キャパシタ１の２つの電極にそれぞれ接続されるコンタクト１８Ａ，１８Ｇは、開口部ＰＯＰと上下に重ならない位置に設けられている。 （もっと読む）

【課題】半導体基板上に形成するインダクタのインダクタンスを大きくすること。
【解決手段】半導体基板上に形成された少なくとも１層からなるコイル配線のコイル中央孔に別基板に形成されたコアを挿入する。コアをコイル中央孔に固定した後、別基板は分離する。コアは別基板に接合材を介してコア材（磁性体）の薄板を付着させて、パターニングする。半導体基板上に形成されたコイル中央孔は流動性接着剤が入っていて、コアを挿入した後に流動性接着剤が硬化してコアが固定される。コアが固定された後に接合剤の接着力を低下させて別基板を分離する。コア材はバルクと同じ高透磁率を有するので、非常に大きなインダクタンスを持つインダクタを形成できる。 （もっと読む）

【課題】積層チップシステムにおいて、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから縮小し、積層システムでは積層数に応じてＩＯ数を変化させることができる半導体装置を提供する。
【解決手段】積層チップシステムにおいて、各チップは、各ＩＯ用の貫通ビア接続用パッド２０１に接続するＩＯ回路２０２、スイッチ回路２０６にてＩＯチャネル２０７を構成し、このＩＯチャネル２０７を最大積層予定数のＩＯチャネル分まとめて接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ用の貫通ビア接続用パッド２０１は、貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ用の接続用パッドが導体で接続されている。 （もっと読む）

【課題】半導体集積回路において、入力端子のオープン異常を、素子の追加量を抑えつつ且つ入力特性に影響を与えずに、検出可能にする。
【解決手段】マイコン２１は、センサ信号を入力するための入力端子２３が、プリント基板１１の信号配線１６に接続される。また、マイコン２１において、電源電圧（５Ｖ）のラインとグランドラインとの各々と、入力端子２３との間には、寄生ダイオードＤ１，Ｄ２がサージ電圧保護用のクランプダイオードとして機能するトランジスタ（ＭＯＳＦＥＴ）Ｔ１，Ｔ２が接続されている。そして、マイコン２１は、例えばトランジスタＴ２の方をハーフオン状態に駆動する駆動回路２９を有しており、トランジスタＴ２をオフさせているときの入力端子２３の電圧と、トランジスタＴ２をハーフオン状態に駆動したときの入力端子２３の電圧とに基づいて、入力端子２３が信号配線１６と非接続になった異常（オープン異常）の有無を判定する。 （もっと読む）

【課題】浅いトレンチ分離および基板貫通ビアの集積回路設計への統合を提供すること。
【解決手段】ＩＣを製造する方法は、第１の側、および第２の対向する側を有する基板を用意すること、基板の第１の側にＳＴＩ開口を形成すること、および基板の第１の側に部分的ＴＳＶ開口を形成すること、および部分的ＴＳＶ開口を延長することを含む。延長された部分的ＴＳＶ開口は、ＳＴＩ開口より基板内への深さが深い。方法はまた、ＳＴＩ開口を第１の固体材料で充填すること、および延長された部分的ＴＳＶ開口を第２の固体材料で充填することを含む。ＳＴＩ開口、部分的ＴＳＶ開口、または延長された部分的ＴＳＶ開口のいずれも、基板の第２の側の外面を貫通しない。少なくとも、ＳＴＩ開口および部分的ＴＳＶ開口は同時に形成され、またはＳＴＩ開口および延長された部分的ＴＳＶ開口は同時に充填される。 （もっと読む）

【課題】半導体基板上に形成するインダクタのインダクタンスを大きくすること。
【解決手段】半導体基板上に形成された少なくとも１層からなるコイル配線のコイル中央孔に別基板に形成されたコアを挿入する。コアをコイル中央孔に固定した後、別基板は分離する。コアは別基板に接合材を介してコア材（磁性体）の薄板を付着させて、パターニングする。半導体基板上に形成されたコイル中央孔は流動性接着剤が入っていて、コアを挿入した後に流動性接着剤が硬化してコアが固定される。コアが固定された後に接合剤の接着力を低下させて別基板を分離する。コア材はバルクと同じ高透磁率を有するので、非常に大きなインダクタンスを持つインダクタを形成できる。 （もっと読む）

【課題】ＩＤＤＱテスト等にかかる時間を短縮できる半導体集積回路を提供する。
【解決手段】ＣＭＯＳ論理回路１０を集積した半導体集積回路１において、ＣＭＯＳ論理回路１０の複数の出力段ＣＭＯＳデバイス１２と、外部へ信号を出力する複数の出力端子３２との間に、出力論理値制御回路２０を設ける。出力論理値制御回路２０は、複数の出力段ＣＭＯＳデバイス１２に各々対応して複数設けられた２入力１出力の論理演算子２１で構成され、一方の入力端に出力段ＣＭＯＳデバイス１２が出力する論理値を、他方の入力端に制御信号２２を入力する。この論理演算子２１は、制御信号２２をＨｉｇｈ又はＬｏｗのどちらかに固定すれば出力端の論理値をＨｉｇｈ又はＬｏｗのどちらかに固定できる演算子である。 （もっと読む）

【課題】 相互接続ラインを形成するための新規な方法を提供する。
【解決手段】 細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。 （もっと読む）

【課題】複数の電圧レベルの電源電圧が供給される入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給を可能にする。
【解決手段】半導体装置３において、入出力バッファ回路ＢＦは電圧レベルの変換を行なう。第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。第２の電源配線ＬＶＬは、入出力バッファ回路ＢＦの第２の回路部分ＬＣと接続され、第２の回路部分ＬＣに第２の電源電圧ＶＣＣ２を供給する。複数のスイッチ部ＳＷは、第３の電源配線ＳＶＬに沿った複数箇所にそれぞれ設けられる。複数のスイッチ部ＳＷの各々は、内部回路１０から出力された制御信号に応じて、第１および第２の電源配線ＨＶＬ，ＬＶＬのうち選択された一方の電源配線と第３の電源配線ＳＶＬとを接続する。 （もっと読む）

【課題】専用のスイッチング素子を設けずに、製品出荷前検査のときに電圧制限回路を出力素子から切り離すことが可能な、半導体集積回路を提供する。
【解決手段】能動素子である出力素子１０は、ドレインが第１のパッド３１に接続され、ソースが第３のパッド３３に接続されて、ゲートが出力素子駆動回路１１に接続されている。電圧制限回路２０は、２つのツェナーダイオード２１及び２２を直列に逆バイアス方向で接続した構成であり、第２のパッド３２に印加される電圧を所定のクランプ電圧に制限する。このように、通常動作時には電気的に接続されるべき出力素子１０のドレインと電圧制限回路２０のカソードとを、半導体集積回路１のウェーハ状態では２つのパッド３１及び３２で分離している。 （もっと読む）

【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。 （もっと読む）

【課題】放熱効率が高く低コストでの実装が可能な半導体装置を提供する。
【解決手段】第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 （もっと読む）

【課題】半導体素子を作製する方法を提供する。
【解決手段】主に半導体ダイの周辺領域中に位置する信号パッドと、主に前記信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイを提供するステップと、前記信号パッド、電力パッド、および接地パッド上に複数のバンプを形成するステップと、基板を提供するステップと、前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記バンプは、相互接続部位よりも幅広い、ステップと、前記バンプが前記相互接続部位の頂面および側面を覆うように、前記バンプを前記相互接続部位に接着するステップと、前記半導体ダイと基板との間で前記バンプの周囲に封入材を堆積させるステップとを含む、半導体素子を作製する方法。 （もっと読む）

【課題】外部駆動端子の狭ピッチ化に充分答えることができる半導体装置を提供する。
【解決手段】長方形の半導体基板の一方の長辺に沿ってそれぞれ配置された、複数の外部駆動端子（３Ａ，３Ｂ，３Ｃ）、対応する前記外部駆動端子に接続されたＥＳＤ保護回路（４Ａ，４Ｂ，４Ｃ）、及び対応する外部駆動端子に接続された出力回路（５）を備え、複数個の外部駆動端子は、Ｙ方向に沿って複数列であるｎ列で配置され、各列の間で外部駆動端子の位置が相互にずらされた千鳥状配置を有し、前記出力回路は、Ｙ方向に交差するＸ方向にｎ個の外部駆動端子毎に対応して一列に配置されるｎ個の出力ユニット（５Ａ，５Ｂ，５Ｃ）を有する。ｎ列の千鳥状配置によって外部駆動端子を狭ピッチにできる。ｎ個の外部駆動端子毎に対応される出力回路にはＸ方向に一列で配置されたｎ個の出力ユニットを配置することにより、ｎ個分の出力ユニットの幅を１個分の幅に集約できる。 （もっと読む）

【課題】並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上する。
【解決手段】Ｉ／Ｏセル２は、１つの出力信号を正転信号と反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、２つのＩ／Ｏセル２が並列接続された構成からなる。２つのＩ／Ｏセル２の出力部となるインバータ６の出力部は、配線１７によってそれぞれ接続されており、２つのＩ／Ｏセル２の出力部となるインバータ７の出力部は、配線１８によってそれぞれ接続されている。配線１７は、Ｉ／Ｏセル２の下辺側に２つのＩ／Ｏセル２を横断するように形成され。配線１８は、該配線１７の上方に形成されており、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。 （もっと読む）

【課題】複数のトランジスタを均一に動作させ、低消費電力及び良好な歪特性を実現する。
【解決手段】高周波信号を増幅する電力増幅器１００であって、上部電極１２０ａ及び下部電極１２０ｂを有し、高周波信号が入力される整合容量１２０と、整合容量１２０の下部電極１２０ｂから出力される高周波信号を増幅する複数のトランジスタ１１０が所定の方向に並んで配置されているトランジスタ列とを備え、トランジスタ列に隣り合う領域において、トランジスタ列の両端から略等しい距離には、接地されたビアホール１７０が形成され、下部電極１２０ｂは、ビアホール１７０を挟んで高周波信号が均等に分配されるように配置されたマイクロストリップ線路であり、複数のトランジスタ１１０のベース端子に接続される。 （もっと読む）