【課題】従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置する。
【解決手段】半導体装置において、複数の第１バッファセル３１〜３４は、基板の一辺に沿って１列に設けられる。複数の第２バッファセル２１，２２は、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられる。複数の第１パッド８１〜８８は、複数の第１バッファセルの上部に上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、複数の第１パッドよりも基板の中央寄りの位置に、上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、各々が、複数の第１バッファセルのいずれか１つと個別に接続される複数の第３のパッド６１，６３，６５，６６と、各々が、複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッド６２，６４とを含む。 （もっと読む）

【課題】ブートストラップ方式のドライブ回路を有する半導体装置において、ブートストラップダイオードの順バイアス時にｐ^-基板側に流れるホールによるリーク電流を抑制することができる半導体装置を提供することにある。
【解決手段】ブートストラップダイオードＤｂ下にＳＯＮ構造の空洞３を形成し、ブートストラップダイオードＤｂとグランド電位（ＧＮＤ）となるＧＮＤｐ領域４との間のｎ^-エピ層２にその空洞３に達するフローティングｐ領域５を形成することで、外部のブートストラップコンデンサＣ１充電時のｐ^-基板１へのホールによるリーク電流を抑えることができる。 （もっと読む）

【課題】ＭＭＩＣとＭＭＩＣ外部回路とを接続するボンディングワイヤの影響を比較的簡単な構成で低減し、かつ省スペース化された電力増幅器を提供する。
【解決手段】ＭＭＩＣ基板と、ＭＭＩＣ基板上に配置された高周波プローブパッドと、ＭＭＩＣ基板上に高周波プローブパッドに隣接して配置され、ＭＭＩＣ外部回路とのボンディングワイヤ接続用のメタルプレートとを備える。 （もっと読む）

【課題】ドライバの故障による出力異常を救済することが可能な故障検出救済回路を含んだ半導体装置を提供すること。
【解決手段】故障検知部１は、ドライバ１０の出力の期待電位の逆電位となるようにドライバ１０の出力にプルアップ抵抗１５またはプルダウン抵抗１８を接続し、ドライバ１０の入力電位と出力電位とを比較することによりドライバ１０の故障を検出する。故障救済部２は、故障検知部１によってドライバ１０の故障が検出された場合に、期待電位と同電位となるようにドライバ１０の出力にプルアップ抵抗２６またはプルダウン抵抗２９を接続してドライバ１０の故障を救済する。したがって、ドライバ１０の故障による出力異常を救済することが可能となる。 （もっと読む）

【課題】ＭＩＭキャパシタを備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い半導体装置を提供する。
【解決手段】半導体装置２は、半導体チップ１０と、半導体チップ１０の表面１０Ｔに形成された電子回路と、半導体チップ１０の少なくとも１つの側面１０Ｌ、１０Ｒに形成され、半導体チップ１０側から内部電極２１と絶縁膜２２と外部電極２３との積層構造を有するＭＩＭキャパシタ２０とを備えている。半導体装置２は、半導体チップ１０の表面１０Ｔ上から側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。 （もっと読む）

【課題】配線層間膜の平坦化を行いながら、クラックの伝搬と配線層間膜の剥がれを抑制することを目的とする。
【解決手段】電極パッド１１３形成領域の、低誘電率膜より誘電率の高い配線層間膜からなる多層配線層領域において、ダミービアを形成しないことにより、配線層間膜の平坦化を行いながら、クラックの伝搬と配線層間膜の剥がれを抑制することができる。 （もっと読む）

【課題】半導体ウエハ同士を接合させてなる構造体を提供する。
【解決手段】 複数の半導体ウエハを貫通するビアを形成する。ただしウエハを積層する前に各チップを検査し、不良チップが発見された場合は、ビアランドと貫通ビアが電気的に接続することがないように、予め、薬液その他の手段を用いて、ビアランドの一部を除去する。その上で、半導体ウエハ同士を積層する。さらに、貫通ビアを接合面と反対側の面より形成する。ビアランドの一部を除去した結果、貫通ビアと不良チップとは、電気的に接続されていないような構成をとることが可能となる。 （もっと読む）

【課題】絶縁耐量を改善することができる半導体装置を得る。
【解決手段】Ｓｉ基板１０（基板）上にゲート抵抗７（下配線）が設けられている。ゲート抵抗７を層間絶縁膜１２が覆っている。層間絶縁膜１２上に、互いに分離したアルミ配線５ａ，５ｂ（第１及び第２の上配線）が設けられている。アルミ配線５ａ，５ｂを半絶縁性の保護膜４が覆っている。ゲート抵抗７の直上であってアルミ配線５ａとアルミ配線５ｂとの間の領域に、保護膜４が設けられていない。 （もっと読む）

【課題】ＬＳＩチップの製造コストを低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板に形成され、第１の電源配線を含む第１の電源配線層を備える複数のＬＳＩ領域と、前記半導体基板に形成された第１の電源端子と、前記ＬＳＩ領域の間のダイシングライン領域に、前記ＬＳＩ領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第１の電源配線と前記第１の電源端子とを電気的に接続する第２の電源配線を含む第２の電源配線層と、を備える。少なくとも前記ＬＳＩ領域において、前記第１の電源配線と前記第２の電源配線との境界にバリアメタル膜が形成されている。 （もっと読む）

【課題】第１の半導体集積回路と第２の半導体集積回路とをフリップチップ工法で１つの基板上に搭載して半導体装置とする場合に、第１の半導体集積回路のパッド列を複数段としながら、第１の半導体集積回路から第２の半導体集積回路への配線をビアを介さずに行い得るようにする。
【解決手段】第１の半導体集積回路３２と第２の半導体集積回路３３とが基板３１上に配置される。前記第１の半導体集積回路３２には、その辺方向に延びる外側パッド列３４Ｒが備えられる。また、前記第１の半導体集積回路３２の外側パッド列３４Ｒの内方には、前記外側パッド列３４Ｒと並行に延びる内側パッド列３５が備えられる。前記外側パッド列３４Ｒのうち、前記内側パッド列３５に対向する部分のパッド列３４Ｒａは、前記基板３１に配置された金属配線３６により、前記第２の半導体集積回路３３の各パッド３３ａに電気的に接続される。 （もっと読む）

【課題】メイン素子に流れる電流に応じて適切に半導体装置を制御することができる技術を提供する。
【解決手段】半導体装置と制御手段とを備えるシステム。半導体装置の半導体基板には、メイン素子と、第１検出素子と第２検出素子が形成されている。制御手段は、第１検出素子の電流密度Ｉ_ｄ１と、第２検出素子の電流密度Ｉ_ｄ２と、係数Ｋ_１と、係数Ｋ_２から、Ｉ_ｍ＝Ｋ_１Ｉ_ｄ１＋Ｋ_２Ｉ_ｄ２の数式により得られる値Ｉ_ｍに基づいて半導体装置を流れる電流を制御する。半導体装置を動作させたときに、メイン素子が形成されている領域の中で、第１検出素子の温度に近い温度となる領域の面積が面積Ｓ_Ｈであり、第２検出素子の温度に近い温度となる領域の面積が面積Ｓ_Ｌである。係数Ｋ_１と係数Ｋ_２の比Ｋ_１／Ｋ_２が、面積Ｓ_Ｈと面積Ｓ_Ｌの比Ｓ_Ｈ／Ｓ_Ｌと略等しい。 （もっと読む）

【課題】パッケージ応力に起因する回路部品の電気特性変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止する。
【解決手段】半導体チップ５に形成された内部回路はその回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものである。チップタブ３の平面サイズは半導体チップ５の平面サイズよりも小さい。上方から見てチップタブ３の配置位置の全部が半導体チップ５の配置位置と重なっている。さらに、封止樹脂１３に起因して半導体チップ５に加わる応力の大きさがチップタブ３上で均一になる位置関係でチップタブ３の周縁と上記半導体チップ５の周縁は間隔をもって配置されている。上記回路部品は半導体チップ５内部で上記チップタブ３上に配置されている。 （もっと読む）

【課題】高周波回路のワンチップ化を実現し、上層回路と下層回路との間におけるアイソレーション特性を向上し、かつ量産性の高い無線通信デバイスを提供する。
【解決手段】ＲＦＩＣと、キャパシタ３２と、インダクタ２４とが積層配置され、キャパシタ３２の少なくとも一部がＲＦＩＣとインダクタ２４との間に位置するようにして前記ＲＦＩＣに対して積層して実装される受動素子チップ１２と、を備えることを特徴とする。このような特徴を有する無線通信デバイスでは、受動素子チップ１２は、キャパシタ３２の上部電極２６を構成する金属パターンとインダクタ２４を構成する金属パターンとを横並びに備え、キャパシタ３２の下部電極を構成する下層金属パターン１８をインダクタ２４を構成する金属パターンの下部にまで延設して構成すると良い。 （もっと読む）

【課題】半導体素子が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断できる半導体装置を提供すること。
【解決手段】半導体装置１００を構成するパワー半導体素子を小さな半導体素子１に分割し、この小さな半導体素子１にそれぞれ1本のボンディングワイヤ１７を接続する。小さな半導体素子１が短絡破壊したとき、破壊した小さな半導体素子１に接続するワイヤ１７（ヒューズの役割をさせる）を溶断し、且つ、制御回路３０からオフ信号を健全な半導体素子１に与える。このようにして、半導体装置１００が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断することができる。 （もっと読む）

【課題】再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、パッケージング工程で発生する応力を利用してＰＭＯＳＦＥＴの電流駆動能力を制御する。
【解決手段】メタルポスト２１の形成に起因して半導体基板に圧縮応力が生じる範囲内にＰＭＯＳＦＥＴ３１が配置されている。ＰＭＯＳＦＥＴ３１はそのチャネル方向がメタルポスト２３の配置範囲の重心Ｏ及びＰＭＯＳＦＥＴ３１のチャネル領域の配置範囲の重心Ｇを通る直線と直交する向きに配置されている。重心Ｇで、メタルポスト２１の形成に起因して半導体基板に生じる圧縮応力は、重心Ｇの位置で、重心Ｇと中心Ｏを通る直線に直交する方向に印加される。重心Ｇでの圧縮応力の方向とＰＭＯＳＦＥＴ３１のチャネル方向は一致するので、ＰＭＯＳＦＥＴ３１の電流駆動能力は、当該圧縮応力が印加されない場合に比べて向上する。 （もっと読む）

【課題】複数の半導体チップの各々の信号端子が共通の外部端子に接続される場合であっても、半導体装置のオープン不良を検出する。
【解決手段】半導体装置は、複数の半導体チップと、外部と接続される電源端子、第１及び第２の外部端子と、を備え、複数の半導体チップのそれぞれは、第１の信号端子（第１の信号パッドＴ１）に供給される信号に基づくクロック信号によって計数を行うカウンタ部４２と、複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、カウンタ部４２の出力と識別情報を比較し、比較した比較結果に基づいて、第２の信号端子（第２の信号パッドＴ２）と電源端子との導通／非導通状態を制御する比較回路４３と、を有し、複数の半導体チップの各々の第１の信号端子は、共通の第１の外部端子に接続され、複数の半導体チップの各々の第２の信号端子は、共通の第２の外部端子に接続される。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】小型化、薄型化、軽量化を実現した半導体装置の提供を課題とする。また、作製時間を短縮し、歩留まりを向上することができる半導体装置の作製方法の提供を課題とする。
【解決手段】トランジスタと、トランジスタ上に設けられた絶縁層と、絶縁層に設けられた開口部を介して、トランジスタのソース領域又はドレイン領域に電気的に接続された第１の導電層（ソース配線又はドレイン配線に相当）と、絶縁層及び第１の導電層上に設けられた第１の樹脂層と、第１の樹脂層に設けられた開口部を介して、第１の導電層に電気的に接続された導電性粒子を含む層と、第２の樹脂層及びアンテナとして機能する第２の導電層が設けられた基板とを有する。上記構成の半導体装置において、第２の導電層は、導電性粒子を含む層を介して、第１の導電層に電気的に接続されている。また、第２の樹脂層は、第１の樹脂層上に設けられている。 （もっと読む）

【課題】ピラーを確実に配置することが可能な半導体装置、及びその製造方法を提供する。
【解決手段】本発明の一態様にかかる半導体装置３０は、内部回路領域２０と、内部回路領域２０の外側に設けられたＩ／Ｏ領域１０と、を備える半導体チップ１と、半導体チップ１とフリップチップ接続されたパッケージ基板６と、半導体チップ１とパッケージ基板６との間に配置され、半導体チップ１の最上層配線層１２に含まれる２本以上の接地配線１２ａ上に形成されて、２本以上の接地配線１２ａを接続する導電性のピラー４と、を備えるものである。 （もっと読む）

【課題】集積回路の多チップモジュールの静電放電保護に関する。
【解決手段】ＥＳＤ損傷から保護されたりされなかったりするＩ／Ｏ回路を含む集積回路を提供する。ＥＳＤ損傷からの保護は、Ｉ／Ｏ回路の１つまたはそれ以上において、選択的に非作動にされたり、作動されたり、少しも存在しなくなったりする。使用時、集積回路は、他の集積回路に接続されて多チップモジュールを形成し、そこで、モジュール間のＩ／Ｏ回路のＥＳＤ保護が非作動にされるかまたは存在しなくなる。これは、多チップモジュールが形成されると、このＩ／Ｏ回路へのＥＳＤ損傷の見込みが減るので好都合である。蒸気の包括的な説明と以下の詳細な説明は共に、本発明の模範的なものであって制限的なものではないことが理解されるべきである。 （もっと読む）