【課題】外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮する。
【解決手段】テスト回路は、入力されるリファレンスクロック１０９を逓倍して、テスト対象回路１０６をテスト動作させるための実動作クロック１１２及びサンプリングクロック１０５を生成するＰＬＬ１０８と、入力されるテストコマンドに従い、テスタ同期クロック１０３に同期してテスト対象回路１０６のテスト結果を出力するテスト結果出力回路１０７と、を備えるテスト回路であって、テストコマンドを含むテスト入力信号１０４とサンプリングクロック１０５とに基づきテスタ同期クロック１０３を生成するテスタ同期クロック生成回路１００を備えるものである。 （もっと読む）

【課題】積層チップシステムにおいて、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから縮小し、積層システムでは積層数に応じてＩＯ数を変化させることができる半導体装置を提供する。
【解決手段】積層チップシステムにおいて、各チップは、各ＩＯ用の貫通ビア接続用パッド２０１に接続するＩＯ回路２０２、スイッチ回路２０６にてＩＯチャネル２０７を構成し、このＩＯチャネル２０７を最大積層予定数のＩＯチャネル分まとめて接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ用の貫通ビア接続用パッド２０１は、貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ用の接続用パッドが導体で接続されている。 （もっと読む）

【課題】チップ面積が小さく低コストで誤動作が発生し難い半導体チップを提供する。
【解決手段】半導体チップ１をパッケージ３に搭載する場合は８０個のパッドＰＡをパッケージ３の８０個の端子ＴＡに接続し、半導体チップ１をパッケージ５に搭載する場合は１００個のパッドＰＡ，ＰＢ，ＰＣをパッケージ５の１００個の端子ＴＡに接続する。半導体チップ１の内部回路は、電極Ｅ１，Ｅ２が絶縁されている場合は８０端子のマイクロコンピュータ４として動作し、電極Ｅ１，Ｅ２がボンディングワイヤＷの端部によって短絡されている場合は１００端子のマイクロコンピュータ４として動作する。したがって、パッケージの端子数を設定する専用パッドが不要となる。 （もっと読む）

【課題】差動伝送方式を採用した半導体装置の試験で行われるＴＤＲタイミング測定の校正精度の低減を抑制すること。
【解決手段】複数のプローブ針を有し、プローブ針を半導体装置の電極パッドと接続させて所定の試験を行うためのプローブカードであって、互いに異なる電極パッドＰ１及びＰ２に接続するよう配置され、対となっている差動信号入力用の第１及び第２のプローブ針１ａ及び２ａと、互いに異なる電極パッドＰ１及びＰ２に接続するよう配置された第３及び第４のプローブ針１ｂ乃至２ｂ´と、第３及び第４のプローブ針１ｂ乃至２ｂ´各々と接続して、第３及び第４のプローブ針１ｂ乃至２ｂ´を導通させる配線３及び抵抗部材ＲＴと、を有し、第３及び第４のプローブ針１ｂ乃至２ｂ´、配線３及び抵抗部材ＲＴは電気的にフローティングな状態となっている。 （もっと読む）

【課題】半導体素子を、より小型化することができる半導体装置、当該半導体素子、及び基板を得る。
【解決手段】半導体素子１２は、階調電圧を出力する半導体素子内部出力部３０Ｃ，３０Ｄ（第１及び第２の階調電圧出力部）と、半導体素子内部出力部３０Ｃの周辺に配置され、半導体素子内部出力部３０Ｃに電源を供給する第１の電源端子電極５２ａと、半導体素子内部出力部３０Ｄの周辺に配置され、半導体素子内部出力部３０Ｄに電源を供給する第２の電源端子電極５２ａと、を備え、基板１８は、半導体素子内部出力部３０Ｃ，３０Ｄの両方に共通して接続され、半導体素子１２の下側に設けられた共通接続部９４（第１の配線パターン）と、共通接続部９４と外部入力端子（２２）とを電気的に接続するインピーダンス調整部９６（第２の配線パターン）と、を備える。 （もっと読む）

【課題】パッド下のクラックによるショート不良が抑制された半導体装置を提供する。
【解決手段】パッド開口部１８ａの下の層間絶縁膜１６はコンタクト１７で囲われているので、ワイヤボンディング時に生じたパッド開口部１８ａの下の層間絶縁膜１６のクラックはコンタクト１７の外周縁１７ａよりも外側に入らない。よって、クラックを通し、パッド開口部１８ａは、外周縁１７ａよりも外側のアルミやポリシリコンなどの金属膜や拡散層とショートしない。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】小型化が可能な電磁波干渉フィルタを提供すること。
【解決手段】実施形態に係る電磁波干渉フィルタ１０は、半導体基板１１の表面上に形成された抵抗Ｒ、およびこの抵抗Ｒの両端にそれぞれ電気的に接続された一対のキャパシタＣ、をそれぞれ具備する複数の電磁波干渉フィルタ回路１２と、これらの電磁波干渉フィルタ回路１２間の半導体基板１１に埋め込み形成された素子分離層１３と、を具備する。 （もっと読む）

【課題】本発明は、発振電力を吸収する抵抗の抵抗値を容易に制御できる電力増幅器を提供することを目的とする。
【解決手段】本願の発明に係る電力増幅器１０は、複数のトランジスタセルが形成された半導体基板１２と、該半導体基板上に形成された、該複数のトランジスタセルのドレイン電極４０と、該半導体基板上に該ドレイン電極と接続されるように形成された、ドレインパッド４２と、該半導体基板に、該ドレインパッドに沿って該ドレインパッドと接するように形成されたイオン注入抵抗４４と、該半導体基板上に該イオン注入抵抗を介して該ドレインパッドと接するように形成されたフローティング電極４６と、該半導体基板の外部に形成された出力整合回路１６と、該ドレインパッドと該出力整合回路を接続する配線１８ａ,１８ｂ,１８ｃ,１８ｄと、を備える。 （もっと読む）

【課題】未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出できるようにする。
【解決手段】抵抗素子６２は、一端が端子２００に接続している。電圧選択部６４は、抵抗素子６２の他端を電源及び接地の一方に選択的に接続させる。電圧測定回路７０は、抵抗素子６２の一端（すなわち端子２００と接続する側の端部）の電圧を測定する。端子制御回路２０は、スイッチ素子６６のオン／オフを制御する。接続制御回路３０は、電圧選択部６４を制御する。 （もっと読む）

【課題】ドライエッチングにより微細加工を行った場合に、エッチング残渣が少なく、後工程における信頼性が高い非鉛の圧電体膜素子の製造方法、圧電体膜素子及び圧電体デバイスを提供する。
【解決手段】圧電体膜素子１の製造方法は、基板２上に、組成式（Ｋ_１−ｘＮａ_ｘ）ＮｂＯ_３で表されるペロブスカイト構造を有する非鉛のアルカリニオブ酸化物系化合物からなる圧電体膜５を形成する工程と、圧電体膜５を、フッ素系反応ガスを含む雰囲気中で低圧プラズマを用いてエッチングを行う工程とを含む。 （もっと読む）

【課題】被駆動素子に対する補正データを記憶する補正データメモリ（ＭＥＭ）を少ない素子で構成する。
【解決手段】補正データメモリ（ＭＥＭ）が、第１及び第２のインバータ（２２４、２２３）で構成されるメモリセルと、第１のインバータ（２２４）の入力端子に接続され、メモリセルへデータを伝達する第１導電形の第１のスイッチ素子（２３１，２３２）と、第１のインバータ（２２４）の出力端子と、グランドの間に接続された第１導電形の第２のスイッチ素子（５００）とを備え、第１のインバータの出力端子が第２のインバータの入力端子に接続され、第２のインバータの出力端子が第１のインバータの入力端子に接続されている。 （もっと読む）

【課題】積重ねダイ式の集積回路で使用するのに適した基板導通技術を提供すること。
【解決手段】集積回路が、積み重ねて配置された複数の集積回路のダイを備え、積重ねの頂部のダイを除く任意のダイが、それ自身および追加のダイ少なくとも１つのための電流を基板導通により担持する。１つの形態では、積重ねの底部のダイを除く各ダイが、下側のダイのバスまたはその他の電源導体を介して基板導通によりその電源電流を担持する。 （もっと読む）

【課題】不良電流パスの選別に要する時間を短縮する。
【解決手段】半導体装置は、それぞれ少なくとも１つの貫通電極を含み、インターフェイスチップ内に第１のノードｎ１を有する複数の電流パス１０１_Ｘと、互いに異なる複数の電圧値からなる比較電圧ＤＡＣＯＵＴを生成する比較電圧生成部１０２と、複数の電流パス１０１_Ｘそれぞれの第１のノードｎ１の電圧ＴＳＶＣ_Ｘと、比較電圧ＤＡＣＯＵＴの上記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号ＣＭＰ_Ｘを電流パス１０１_Ｘごとに出力する比較部１０３と、比較結果信号ＣＭＰ_Ｘに応じて、複数の電流パス１０１_Ｘのそれぞれが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴ_Ｘを生成する結果信号生成部１０４とを備える。 （もっと読む）

【課題】出力トランジスタで発生するラッシュ電流を抑制する。
【解決手段】一つの実施形態によれば、半導体集積回路は、第一及び第二の出力トランジスタ、第一の遅延発生部が設けられる。第一及び第二の出力トランジスタは並列的に配置される。第一の出力トランジスタは、制御端子に第一の制御信号が入力され、第一の制御信号に基づいてオンして低電位側電源側に第一の電流を流し、第一の電流が流れ始めてから一定な電流になるまでに第一の時間を要する。第一の遅延発生部は、第一の制御信号が入力され、第一の制御信号を第一の時間よりも短い第二の時間だけ遅延させた第二の制御信号を出力する。第二の出力トランジスタは、制御端子に第二の制御信号が入力され、第二の制御信号に基づいてオンして低電位側電源側に第二の電流を流す。 （もっと読む）

【課題】製品組立後の経年劣化による接続不良を含め、簡単な構成で被実装基板との接続不良を検出する。
【解決手段】集積回路に、同一の電位が与えられる２以上の比較電圧用パッドと、比較電圧用パッドにかかる電圧を比較して、その比較結果に基づいて被実装基板との接続不良の有無を示す信号を出力する比較判別回路とを設け、比較判別回路において、少なくとも２つの比較電圧用パッドにかかる電圧の電位差が所定の値を超えた場合に、接続不良を示す信号を出力させる。 （もっと読む）

【課題】配線抵抗を低減し導通損失による効率低下を改善した半導体装置、ＤＣ−ＤＣコンバータ及び受像器を提供する。
【解決手段】第１の導電体と、半導体素子搭載部と、半導体素子と、第１の接続部と、第２の接続部とを備えた半導体装置が提供される。前記第１の導電体は、前記半導体素子搭載部の周囲に設けられている。前記半導体素子は、前記半導体素子搭載部に設けられ、第１のスイッチ素子と、前記第１のスイッチ素子と並列的に設けられた第２のスイッチ素子とを有する。前記第１の接続部と前記第２の接続部とは、前記第１のスイッチ素子と前記第２のスイッチ素子との境界を延長した仮想的な境界線よりも前記第１のスイッチ素子の側に設けられ、前記第１のスイッチ素子と前記第２のスイッチ素子とに電気的に接続され、前記第１の導電体と電気的に接続される。 （もっと読む）

【課題】電源遮断領域の信号配線の自由度を低下させないで、電源遮断用スイッチから電源遮断領域に至る電圧伝達経路における電圧降下を抑える。
【解決手段】半導体集積回路装置（８０）は、電源遮断用スイッチ（９０）と電源遮断領域（７６３）とが形成された半導体チップ（２２）とを含む。半導体チップは基板（２１）に結合される。上記電源遮断領域の外側に上記電源遮断用スイッチを配置することで、電源遮断領域内の配線チャネル数の低減を回避する。そして上記基板には、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電するための基板側給電路（３０）を形成することで、上記電源遮断用スイッチと上記電源遮断領域との間の電圧降下を抑える。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが１つの半導体チップＣＰＨ内に形成され、この半導体チップＣＰＨはチップ搭載部上に導電性の接合材を介して搭載され、樹脂封止されている。半導体チップＣＰＨの主面において、センスＭＯＳＦＥＴが形成されたセンスＭＯＳ領域ＲＧ２は、センスＭＯＳのソース用のパッドＰＤＨＳ４よりも内側にある。また、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２は、パワーＭＯＳＦＥＴが形成された領域に囲まれている。 （もっと読む）

【課題】低フラックスを用いている間のノイズレベルを減少することを可能にするような検出回路を提供する。
【解決手段】ソースフォロワ検出器型の検出回路は、結合ノードＮに接続されたフォトダイオード１を備える。バイアス回路３は、逆バイアスである第１の状態とフローティングである第２の状態との間にフォトダイオード１をバイアスすることを可能にする。読み出し回路４は、結合ノードＮに接続され、フォトダイオード１により測定された現状を示す信号を生成する。金属シールド５は結合ノードＮの周りに配置される。金属シールド５は、読み出し回路４の出力に接続され、結合ノードＮの電位と同じ方向に変動する電位を持つように構成される。 （もっと読む）