半導体パッケージ
【課題】ボンディングワイヤのループインダクタンスを低減した半導体パッケージを提供する。
【解決手段】所定の方向に交互に配置された信号用パッドおよび補助パッドのそれぞれが複数設けられた半導体装置と、信号用ボンドフィンガー、電源電圧用ボンドフィンガーおよび接地電位用ボンドフィンガーのそれぞれが複数設けられたパッケージ基板と、を有する。複数の信号用パッドのそれぞれが複数の信号用ボンドフィンガーのそれぞれと第１のワイヤを介して接続され、複数の電源電圧用ボンドフィンガーおよび複数の接地電位用ボンドフィンガーのそれぞれが複数の補助パッドのそれぞれと第２のワイヤを介して接続されている。第１のワイヤが、電源電圧用ボンドフィンガーに接続された第２のワイヤと接地電位用ボンドフィンガーに接続された第２のワイヤとの間に配置されている。
【解決手段】所定の方向に交互に配置された信号用パッドおよび補助パッドのそれぞれが複数設けられた半導体装置と、信号用ボンドフィンガー、電源電圧用ボンドフィンガーおよび接地電位用ボンドフィンガーのそれぞれが複数設けられたパッケージ基板と、を有する。複数の信号用パッドのそれぞれが複数の信号用ボンドフィンガーのそれぞれと第１のワイヤを介して接続され、複数の電源電圧用ボンドフィンガーおよび複数の接地電位用ボンドフィンガーのそれぞれが複数の補助パッドのそれぞれと第２のワイヤを介して接続されている。第１のワイヤが、電源電圧用ボンドフィンガーに接続された第２のワイヤと接地電位用ボンドフィンガーに接続された第２のワイヤとの間に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ基板上に半導体装置が搭載された半導体パッケージに関する。
【背景技術】
【０００２】
半導体装置を用いた半導体パッケージの構成を説明する。はじめに、半導体装置の構成を簡単に説明する。図１０は関連する半導体装置の一構成例を示すブロック図である。半導体装置１０がＤＲＡＭ（Dynamic Random Access Memory）の場合で説明する。
【０００３】
図１０に示すように、半導体装置１０は、複数のメモリ素子を含む複数のメモリセルブロック２０−１〜２０−ｎ（ｎは１以上の整数）と、アドレス信号およびコマンド信号が外部から入力される複数の端子を含むＣＡ系パッド列３１と、データを外部と送受信するための複数の端子を含むＤＱ系パッド列３２と、アドレス信号にしたがってメモリ素子を特定するためのカラムデコーダ４１およびロウデコーダ４２と、データの入力および出力を制御するデータ入出力制御回路４５と、を有する。
【０００４】
アドレス信号は、複数のメモリ素子のうち、いずれか１つのメモリ素子を特定するための信号である。コマンド信号は、複数のメモリ素子に対して書き込みまたは読み出しを指示するための信号である。
【０００５】
ＣＡ系パッド列３１は、外部からコマンド信号が入力されるパッドであるコマンド信号用パッドと、外部からアドレス信号が入力されるパッドであるアドレス信号用パッドとを有する。アドレス信号用パッドとコマンド信号用パッドをまとめて、信号用パッドと総称する。
【０００６】
ＤＱ系パッド列３２は、データを送受信するためのパッドであるデータ用パッドを複数有する。また、ＣＡ系パッド列３１およびＤＱ系パッド列３２のそれぞれには、外部から電源電圧（Ｖｄｄ）が印加されるパッドである電源電圧用パッドと、外部から接地電位（ＶｓｓまたはＧｎｄ）が印加されるパッドである接地電位用パッドとが設けられている。以下では、電源電圧用パッドをＶｄｄパッドと称し、接地電位用パッドをＶｓｓパッドと称する。
【０００７】
なお、図１０では、外部から入力される信号を増幅するための受信回路および外部と送受信するデータを増幅するための入出力回路などを図に示すことを省略している。
【０００８】
図１１は図１０に示した半導体装置を用いた半導体パッケージの一構成例を示す断面図である。
【０００９】
図１１に示すように、パッケージ基板５０の上に半導体装置１０が搭載され、半導体装置１０は樹脂５６で覆われている。半導体装置１０の上面に設けられたパッド２００がボンディングワイヤ（以下では、単にワイヤと称する）２２０を介してパッケージ基板５０のボンドフィンガー２１０に接続されている。パッド２００は、ＣＡ系パッド列３１またはＤＱ系パッド列３２のいずれかに含まれるパッドの１つである。ボンドフィンガー２１０は、半導体装置１０のパッド２００とワイヤ２２０を介して電気的に接続するための導電性パッドの一種であり、配線５２およびビアプラグ５１を介してハンダボール５１と接続されている。
【００１０】
以下では、パッケージ基板５０に設けられた配線５２のうち、ＣＡ系パッド列３１のコマンド信号用パッドと接続される配線をコマンド配線と称し、ＣＡ系パッド列３１のアドレス信号用パッドと接続される配線をアドレス配線と称し、ＤＱ系パッド列３２のデータ用パッドと接続される配線をデータ配線と称する。
【００１１】
プリント配線板の上に複数の半導体装置が搭載されたＰｏＰ(Package on Package)構造の半導体積層パッケージの一例が、特許文献１に開示されている。また、特許文献１に記載された再配線層(redistribution layer:ＲＤＬ)に関する技術の一例が特許文献２に開示されている。
【００１２】
図１２は半導体装置のパッドとパッケージ基板のボンドフィンガーとの接続構成を示す平面図である。図１２はＣＡ系パッド列３１の一部を示している。
【００１３】
図１２に示すように、パッケージ基板５０には、ボンドフィンガー２１１〜２１６が図の上下方向に配置されている。半導体装置１０には、ボンドフィンガー２１１〜２１６のパッド列に平行に、ＣＡ系パッド列の３１のＶｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６が配置されている。
【００１４】
Ｖｄｄパッド２０１およびボンドフィンガー２１１に表記された「Ｖ」は、Ｖｄｄが印加されるパッドとボンドフィンガーであることを意味し、Ｖｓｓパッド２０６およびボンドフィンガー２１６に表記された「Ｇ」は、Ｖｓｓが印加されるパッドとボンドフィンガーであることを意味する。また、アドレス信号用パッド２０２〜２０５およびボンドフィンガー２１２〜２１５に表記された「Ａ１」〜「Ａ４」は、Ａ１〜Ａ４のアドレス信号が伝送されるパッドとボンドフィンガーであることを意味する。
【００１５】
アドレス信号用パッド２０２〜２０５のそれぞれは、受信回路の増幅器に配線を介して接続されている。
【００１６】
なお、図１２では、アドレス信号用パッドとして、Ａ１〜Ａ４のアドレス信号に関するパッドだけを図に示しており、「Ａ１からＡ４」以外のアドレス信号用パッドとコマンド信号用パッドを図に示すことを省略している。例えば、図１２に示すＶｓｓパッド２０６の図の下側には、「Ａ１からＡ４」以外のアドレス信号用パッド（不図示）とコマンド信号用パッド（不図示）が配置されている。
【００１７】
Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６は、隣り合うパッドと一定の間隔を空けて順に１列に配置されている。ボンドフィンガー２１１〜２１６のそれぞれと、Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６のそれぞれは、図の上下方向の位置が一致するように対応して配置されている。Ｖｄｄパッド２０１とボンドフィンガー２１１はワイヤ２２１を介して接続されている。Ｖｓｓパッド２０６とボンドフィンガー２１６はワイヤ２２６を介して接続されている。各アドレス信号用パッド２０２〜２０５は、各ワイヤ２１２〜２１５を介して、各ボンドフィンガー２１２〜２１５と接続されている。
【００１８】
ここで、１列に配置される複数のパッドに対して、連続して配置される信号用パッドの数とＶｓｓパッドまたはＶｄｄパッドの数との比を、シグナルとグランド（または電源）との比を意味する「ＳＧ比」と定義する。図１２に示す構成例では、４つのアドレス信号用パッドに対してＶｄｄパッドまたはＶｓｓパッドが１つ配置されていることから、ＳＧ比は４：１となる。これらのパッドとボンドフィンガーとを接続するワイヤのＳＧ比も４：１となる。このＳＧ比は、図に示さない、アドレス信号用パッドおよびワイヤについても同様である。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００９−３８１４２号公報
【特許文献２】特開２００５−１２３２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
ＰｏＰ構造では配線密度と配線制約により、コマンド配線およびアドレス配線は、データ配線よりも、パッケージ基板５０の主面に平行に長く引き回されている場合が多い。また、図１２に示したワイヤ２２１〜２２６のそれぞれは図１３に示すように寄生インダクタンスを有し、図１２を参照して説明したように、ＣＡ系パッド列のＳＧ比は４：１であり、ＤＱ系パッド列３２に比べてＳＧ比が小さいため、給電性能が低くなり、隣り合うワイヤとの寄生インダクタンスが大きくなる。Ｓ（シグナル）−Ｇ（グランド）間ループインダクタンスが大きくなるため、ワイヤに生じるノイズやジッタが大きくなってしまう。
【００２１】
ＬＰＤＤＲ２（Low Power Double Data Rate 2）の規格では、アドレス配線もダブルレートで信号転送を行うため、これらのノイズやジッタを低減し、信号品質を確保することが重要である。
【課題を解決するための手段】
【００２２】
本発明の半導体パッケージは、
所定の方向に交互に配置された信号用パッドおよび補助パッドのそれぞれが複数設けられた半導体装置と、
前記所定の方向に配置され、前記信号用パッドに信号を供給するための信号用ボンドフィンガー、前記補助パッドに電源電圧を供給するための電源電圧用ボンドフィンガーおよび前記補助パッドに接地電位を供給するための接地電位用ボンドフィンガーのそれぞれが複数設けられ、前記半導体装置が搭載されるパッケージ基板と、を有し、
複数の前記信号用パッドのそれぞれが複数の前記信号用ボンドフィンガーのそれぞれと第１のワイヤを介して接続され、
複数の前記電源電圧用ボンドフィンガーおよび複数の前記接地電位用ボンドフィンガーのそれぞれが複数の前記補助パッドのそれぞれと第２のワイヤを介して接続され、
前記第１のワイヤが、前記電源電圧用ボンドフィンガーに接続された第２のワイヤと前記接地電位用ボンドフィンガーに接続された第２のワイヤとの間に配置されていることを特徴とする。
【００２３】
本発明の半導体パッケージによれば、半導体装置のパッドとパッケージ基板のボンドフィンガーとを接続する信号伝送用の第１のワイヤが、電源電圧が印加される第２のワイヤと接地電位が印加される第２のワイヤとの間に配置されるため、第１のワイヤにおけるループインダクタンスが低減する。
【００２４】
また、本発明の半導体パッケージは、
複数の信号用パッドが所定の方向に配置された第１のパッド列と、複数の補助パッドが該第１のパッド列と平行に配置された第２のパッド列とを含む第１の半導体装置と、
前記第１の半導体装置の上に搭載され、複数の信号用パッドが前記第１のパッド列に平行に配置された第３のパッド列と、複数の補助パッドが該第３のパッド列と平行に配置された第４のパッド列とを含む第２の半導体装置と、
前記第１および前記第２の半導体装置が順に搭載され、前記複数の信号用パッドに信号を供給するための複数の信号用ボンドフィンガーが前記第１のパッド列に平行に配置された第１のボンドフィンガー列と、電源電圧が印加される電源電圧用ボンドフィンガーおよび接地電位が印加される接地電位用ボンドフィンガーが交互に前記第１のボンドフィンガー列と平行に配置された、該第１のボンドフィンガー列とは異なる第２のボンドフィンガー列とを含むパッケージ基板と、を有し、
前記第２のパッド列が前記第１のパッド列よりも前記第１の半導体装置の外周に近い側に配置され、前記第２のボンドフィンガー列が前記第１のボンドフィンガー列よりも前記第１の半導体装置の外周に近い側に配置され、
前記複数の信号用ボンドフィンガーのそれぞれが、前記第１のパッド列または前記第３のパッド列に配置された複数の信号用パッドのそれぞれと第１のワイヤを介して接続され、
前記第１のパッド列に配置された複数の信号用パッドのそれぞれが前記第３のパッド列に配置された複数の信号用パッドのそれぞれと第２のワイヤを介して接続され、
前記電源電圧用ボンドフィンガーおよび前記接地電位用ボンドフィンガーのそれぞれが前記第２のパッド列に配置された複数の補助パッドのそれぞれと第３のワイヤを介して接続されていることを特徴とする。
【００２５】
本発明の半導体パッケージによれば、上側または下側の半導体装置のパッドとパッケージ基板のボンドフィンガーとを接続する信号伝送用の第１のワイヤの近くに、電源電圧が印加される第３のワイヤおよび接地電位が印加される第３のワイヤが交互に配置されるため、第１および第２のワイヤにおけるループインダクタンスが低減する。
【発明の効果】
【００２６】
本発明によれば、信号を伝送するためのボンディングワイヤの近くに電源電圧が印加されたボンディングワイヤおよび接地電位が印加されたボンディングワイヤが配置されるので、Ｓ−Ｇ間ループインダクタンスを低減でき、信号伝送の高速化を図ることが可能となる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態の半導体パッケージの要部の構成を説明するための平面図である。
【図２】図１に示した半導体装置の構造の一例を示す断面図である。
【図３】図１に示した半導体装置の構造の一例を示す断面図である。
【図４】第２の実施形態の半導体パッケージの要部の構成を説明するための平面図である。
【図５】第３の実施形態の半導体パッケージの要部の構成を説明するための平面図である。
【図６】実施例１の半導体パッケージを上から見た図である。
【図７】実施例１の半導体パッケージを横から見た図である。
【図８】実施例２の半導体パッケージを上から見た図である。
【図９】実施例２の半導体パッケージを横から見た図である。
【図１０】関連する半導体装置の一構成例を示すブロック図である。
【図１１】図１０に示した半導体装置を用いた半導体パッケージの一構成例を示す断面図である。
【図１２】図１１に示した半導体パッケージにおいて、半導体装置のパッドとパッケージ基板のボンドフィンガーとの接続構成を示す平面図である。
【図１３】図１２に示したワイヤのそれぞれを寄生インダクタンスで表した図である。
【発明を実施するための形態】
【００２８】
本発明の半導体パッケージの実施形態を説明する。以下の実施形態では、半導体パッケージに搭載される半導体装置がＤＲＡＭの場合で説明する。
【００２９】
（第１の実施形態）
本実施形態の半導体パッケージの構成を説明する。図１は本実施形態の半導体パッケージの要部の構成を説明するための平面図である。
【００３０】
半導体装置１２のパッドとパッケージ基板６０のボンドフィンガーとの接続を図１に示す。図１の左右方向をＸ軸方向とし、図１の上下方向をＹ軸方向とする。図１に示す半導体装置１２は、図１０を参照して説明した構成を有するものとし、本実施形態では、図１０に示した構成の詳細な説明を省略し、図１２に示した構成と異なる点を詳細に説明する。
【００３１】
半導体装置１２は、パッケージ基板６０の上に搭載されている。図１では、半導体装置１２のパッドとパッケージ基板６０のボンドフィンガーとの接続構成を見やすくするために、パッケージ基板６０の要部を切り出して示している。また、半導体装置１２についても、図１では、パッド付近の平面を切り出して示している。
【００３２】
図１に示す半導体装置１２には、Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６の他に、補助パッドとして、Ｖｄｄパッド１０２〜１０４およびＶｓｓパッド１０５〜１０７が設けられている。Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６をパッド列１４１とし、Ｖｄｄパッド１０２〜１０４およびＶｓｓパッド１０５〜１０７をパッド列１４２とする。
【００３３】
Ｖｄｄパッド１０２〜１０４が電源電圧用補助パッドに相当し、Ｖｓｓパッド１０５〜１０７が接地電位用補助パッドに相当する。
【００３４】
パッド列１４１とパッド列１４２は、どちらもＹ軸方向に平行だが、Ｘ軸方向の位置が異なっている。パッド列１４２がパッド列１４１よりも半導体装置１２の外周に近い側に配置されている。パッド列１４１では、Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６が、隣り合うパッドと一定の間隔を空けてＹ軸方向に交互に配置されている。パッド列１４２では、ＶｄｄパッドとＶｓｓパッドが、隣り合うパッドと一定の間隔を空けてＹ軸方向に交互に配置されている。
【００３５】
パッド列１４２のＶｄｄパッド１０２〜１０４およびＶｓｓパッド１０５〜１０７はＲＤＬ技術により形成されている。また、Ｖｄｄパッド１０２〜１０４をＶｄｄパッド２０１に接続する配線と、Ｖｓｓパッド１０５〜１０７を受信回路４７のＶｓｓ配線１３６に接続する配線も、ＲＤＬ技術により形成されている。以下では、ＲＤＬ技術によって形成された配線をＲＤＬ配線と称する。図１に示す半導体装置１２では、ＲＤＬ配線を破線で示している。
【００３６】
Ｖｄｄパッド１０２〜１０４は、Ｖｄｄパッド２０１にＲＤＬ配線１３１を介して接続されている。Ｖｓｓパッド１０５〜１０７はＲＤＬ配線１３２を介して相互に接続されている。ＲＤＬ配線１３２はＲＤＬ配線１３３を介して受信回路４７のＶｓｓ配線１３６と接続されている。複数の電源電圧用補助パッドをＲＤＬ配線１３１で相互に接続することで、複数の電源電圧用補助パッドのそれぞれに接続されたワイヤの電圧レベルをより安定して保つことが可能となる。このことは、接地電位用補助パッドに接続されたワイヤについても同様である。
【００３７】
パッケージ基板６０には、ボンドフィンガー２１１〜２１６の他に、ボンドフィンガー１１２〜１１７が設けられている。ボンドフィンガー２１１〜２１６およびボンドフィンガー１１２〜１１７はプリント配線で形成されている。ボンドフィンガー２１１〜２１６をボンドフィンガー列１５１とし、ボンドフィンガー１１２〜１１７をボンドフィンガー列１５２とする。ボンドフィンガー列１５１では、ボンドフィンガー２１１〜２１６が、隣り合うパッドと一定の間隔を空けてＹ軸方向に交互に配置されている。ボンドフィンガー列１５２では、ボンドフィンガー１１５、１１２、１１６、１１３、１１７、１１４が、隣り合うパッドと一定の間隔を空けてＹ軸方向に交互に配置されている。
【００３８】
なお、図１に示すパッドおよびボンドフィンガーの「Ｖ」、「Ｇ」および「Ａ１」〜「Ａ４」のそれぞれの表記は、図１２を参照して説明した意味と同じであるため、その説明を省略する。ボンドフィンガー２１１、１１２〜１１４は半導体装置１２に電源電圧を供給するための電源電圧用ボンドフィンガーに相当し、ボンドフィンガー２１６、１１５〜１１７は半導体装置１２に接地電位を供給するための接地電位用ボンドフィンガーに相当する。ボンドフィンガー２１２〜２１５は半導体装置１２にアドレス信号を供給するための信号用ボンドフィンガーに相当する。また、図１においても、「Ａ１からＡ４」以外のアドレス信号用パッドとコマンド信号用パッドを図に示すことを省略している。
【００３９】
半導体装置１２側のパッド列１４２の各補助パッドのＹ軸方向の位置について、パッド列１４１に配置されたパッドと比較してみる。Ｖｓｓパッド１０５は、Ｖｄｄパッド２０１とアドレス信号用パッド２０２の間に配置されている。Ｖｄｄパッド１０２は、アドレス信号用パッド２０２とアドレス信号用パッド２０３の間に配置されている。Ｖｓｓパッド１０６は、アドレス信号用パッド２０３とアドレス信号用パッド２０４の間に配置されている。Ｖｄｄパッド１０３は、アドレス信号用パッド２０４とアドレス信号用パッド２０５の間に配置されている。Ｖｓｓパッド１０７は、アドレス信号用パッド２０５とＶｓｓパッド２０６の間に配置されている。Ｖｄｄパッド１０４は、Ｖｓｓパッド２０６よりも図の下方側に配置されている。
【００４０】
パッケージ基板６０側のボンドフィンガー列１５２の各ボンドフィンガーのＹ軸方向の位置について、ボンドフィンガー列１５１に配置されたボンドフィンガーと比較してみる。
【００４１】
ボンドフィンガー１１５は、ボンドフィンガー２１１とボンドフィンガー２１２の間に配置されている。ボンドフィンガー１１２は、ボンドフィンガー２１２とボンドフィンガー２１３の間に配置されている。ボンドフィンガー１１６は、ボンドフィンガー２１３とボンドフィンガー２１４の間に配置されている。ボンドフィンガー１１３は、ボンドフィンガー２１４とボンドフィンガー２１５の間に配置されている。ボンドフィンガー１１７は、ボンドフィンガー２１５とボンドフィンガー２１６の間に配置されている。ボンドフィンガー１１４は、ボンドフィンガー２１６よりも図の下方側に配置されている。
【００４２】
半導体装置１２のパッドとパッケージ基板６０のボンドフィンガーとの接続は、次のようになっている。Ｖｄｄパッド１０２〜１０４のそれぞれは、ワイヤ１２２〜１２４のそれぞれを介してボンドフィンガー１１２〜１１４のそれぞれと接続されている。Ｖｓｓパッド１０５〜１０７のそれぞれは、ワイヤ１２５〜１２７のそれぞれを介してボンドフィンガー１１５〜１１７のそれぞれと接続されている。また、Ｖｄｄパッド２０１はワイヤ２２１を介してボンドフィンガー２１１と接続され、Ｖｓｓパッド２０６はワイヤ２２６を介してボンドフィンガー２１６と接続されている。アドレス信号用パッド２０２〜２０５のそれぞれは、ワイヤ２２２〜２２５のそれぞれを介してボンドフィンガー２１２〜２１５のそれぞれと接続されている。
【００４３】
このように、Ｙ軸方向に対して、アドレス信号用パッドの間に補助パッドのＶｓｓパッドまたはＶｄｄパッドが配置されているため、信号用パッドに接続されるワイヤである信号用ワイヤと、Ｖｄｄが印加されるワイヤであるＶｄｄワイヤまたはＶｓｓが印加されるワイヤであるＶｓｓワイヤとが交互に配置されている。そのため、ＳＧ比が１：１に改善される。
【００４４】
本実施形態の半導体パッケージでは、ＳＧ比を改善するとともに、信号用ワイヤの隣にＶｄｄワイヤおよびＶｓｓワイヤが配置されるので、相互インダクタンスの効果で、Ｓ−Ｇ間ループインダクタンスを低減でき、信号伝送の高速化を実現することが可能となる。
【００４５】
次に、本実施形態の半導体装置の要部の断面構造を説明する。
【００４６】
図２および図３は図１に示した半導体装置の構造の一例を示す断面図である。図２（ａ）はＶｄｄパッド２０１における構造の一例を示す断面図であり、図２（ｂ）はＶｄｄパッド２０１における構造の他の構成例を示す断面図である。
【００４７】
図２（ａ）に示すように、半導体装置１２は、半導体基板７０の表面近傍に半導体素子および配線などが形成された回路形成領域７２を有する。半導体基板７０の上には絶縁膜７４が形成されており、Ｖｄｄパッド２０１は絶縁膜７４の上の導電性層に設けられている。回路形成領域７２とＶｄｄパッド２０１が形成された導電性層との間に多層配線が設けられていてもよいが、図２および図３を参照して行う説明では、説明を簡単にするために、多層配線を図に示すことを省略し、また、多層配線が設けられている場合の詳細な説明を省略する。
【００４８】
図２（ａ）に示すように、Ｖｄｄパッド２０１の導電性層を覆う保護膜として、ポリイミド７６が絶縁膜７４の上に形成されている。ただし、ポリイミド７６には、Ｖｄｄパッド２０１の上面の一部を露出するための開口が設けられている。これは、Ｖｄｄパッド２０１をパッケージ基板６０のボンドフィンガー２１１とワイヤボンディングするためである。
【００４９】
ＲＤＬ配線１３１とポリイミド７８がＲＤＬ技術によりポリイミド７６の上に形成されている。ＲＤＬ配線１３１はＶｄｄパッド２０１が形成される導電性層よりも上層に形成されている。ポリイミド７８にも、ＲＤＬ配線１３１の一部を露出する開口７７が設けられている。この開口７７の目的は、ポリイミド７６に設けられた開口の目的と同じである。ワイヤ２２１は開口７７を介してＲＤＬ配線１３１と接続されている。この構成により、ワイヤ２２１はＲＤＬ配線１３１を介してＶｄｄパッド２０１と接続される。
【００５０】
Ｖｄｄパッド２０１とワイヤ２２１の接続方法は、図２（ａ）に示す構成に限られない。図２（ｂ）に示すように、パッド列１４２の位置にＶｄｄパッドを追加してもよい。
【００５１】
図２（ｂ）に示す構成例では、ポリイミド７８に開口７７とは別の開口７９が設けられている。この開口７９を介して、ワイヤ２２１がＲＤＬ配線１３１と接続されている。この場合でも、ワイヤ２２１はＲＤＬ配線１３１を介してＶｄｄパッド２０１と接続される。また、図２（ｂ）に示す構造を、Ｖｓｓパッド２０６に適用してもよい。図２（ｂ）に示す構成では、Ｖｄｄパッド２０１よりも、開口７９に設けられたＶｄｄパッドの方がボンドフィンガー２１１に近いため、図２（ａ）に示す構成に比べて、ワイヤ２２１の長さを短くすることが可能となる。
【００５２】
次に、図３を参照して、他のＲＤＬ配線部分の断面構造を説明する。図３（ａ）は補助パッドの１つであるＶｓｓパッド１０５における構造の一例を示す断面図であり、図３（ｂ）は図１に示すＸ１部分における構造の一例を示す断面図である。
【００５３】
図３（ａ）に示すように、ポリイミド７６の上にＲＤＬ配線１３２が設けられている。ＲＤＬ配線１３２は、開口が設けられたポリイミド７８で覆われており、開口部分がＶｓｓパッド１０５に相当する。Ｖｓｓパッド１０５にはワイヤ１２５が接続されている。図３（ａ）に示す構成は、Ｖｓｓパッド１０５だけでなく、Ｖｓｓパッド１０６、１０７およびＶｄｄパッド１０２〜１０４にも適用することが可能である。
【００５４】
続いて、図１に示したＸ１部分の断面構造を説明する。図３（ｂ）に示すように、ポリイミド７６の上にＲＤＬ配線１３３が設けられ、ＲＤＬ配線１３３はポリイミド７８で覆われている。図３（ｂ）には、Ｖｓｓパッド１０２に相当する開口部分、ワイヤ１２２およびＲＤＬ配線１３１も示している。ＲＤＬ配線１３３は、ポリイミド７６に設けられた開口を介してＶｓｓ配線１３６と接続されている。なお、Ｖｓｓ配線１３６のＸ１部分を、その平面パターンの面積がＶｄｄパッド２０１の面積以上になるように形成し、ポリイミド７６の開口の面積を大きくすることで、ＲＤＬ配線１３３およびＶｓｓ配線１３６の接触抵抗をより小さくすることが可能となる。
【００５５】
上述したように、ＲＤＬ技術を用いることで、回路形成領域７２や多層配線（不図示）が形成された領域の上であっても、Ｖｄｄパッド２０１の導電性層よりも上層にＲＤＬ配線と補助パッドを形成することが可能となる。
【００５６】
本実施形態の半導体装置では、ＲＤＬ配線を利用することで、ＤＲＡＭチップへのワイヤのＳＧ比が改善することが可能となる。その結果、上述したように、Ｓ−Ｇ間ループインダクタンスが低減し、信号伝送の高速化を実現することが可能となる。
【００５７】
（第２の実施形態）
本実施形態は、第１の実施形態よりも、信号用ワイヤのＶｄｄワイヤとの相互インダクタンスをさらに強化した構造である。
【００５８】
本実施形態の半導体装置の構成を説明する。図４は本実施形態の半導体装置の要部の構成を説明するための平面図である。図４は本実施形態の半導体装置のパッドとパッケージ基板のボンドフィンガーとの接続を示す。図１と同様に、図４の左右方向をＸ軸方向とし、図４の上下方向をＹ軸方向とする。図４に示す半導体装置１４では、ＲＤＬ配線を破線で示している。
【００５９】
図４に示す半導体装置１４は、図１０を参照して説明した構成を有するものとし、本実施形態では、図１０に示した構成の詳細な説明を省略し、図１２に示した構成または第１の実施形態と異なる点を詳細に説明する。
【００６０】
半導体装置１４は、図１に示した半導体装置１２のパッド列１４２に設けられた複数の補助パッドをパッド列１４３とパッド列１４４に分けた構成である。パッド列１４１、１４３、１４４のそれぞれはＹ軸方向に平行だが、Ｘ軸方向の位置が異なる。パッド列１４１はパッド列１４３およびパッド列１４４の間に設けられている。パッド列１４４がパッド列１４３よりも半導体装置１４の外周に近い側に配置されている。
【００６１】
パッド列１４３には、Ｖｄｄパッド１０２〜１０４が隣り合うパッドと一定の間隔を空けてＹ軸方向に順に配置されている。Ｖｄｄパッド１０２〜１０４は、ＲＤＬ配線１３１を介して相互に接続されている。パッド列１４４には、Ｖｓｓパッド１０５〜１０７が隣り合うパッドと一定の間隔を空けてＹ軸方向に順に配置されている。Ｖｓｓパッド１０５〜１０７はＲＤＬ配線１３２を介して相互に接続されている。図４は、Ｖｓｓパッド１０５〜１０７がＲＤＬ配線１３４でも相互に接続されている構成を示しているが、ＲＤＬ配線１３４を設けていなくてもよい。
【００６２】
ＲＤＬ配線１３２はＲＤＬ配線１３３を介してＶｓｓ配線１３６と接続されている。ＲＤＬ配線１３３とＶｓｓ配線１３６との接続部分の構成は、図３（ｂ）を参照して説明した構成と同様であるため、ここでは、詳細な説明を省略する。また、図４では、ＲＤＬ配線１３３とＲＤＬ配線１３１が交差しているが、多層配線技術をＲＤＬ配線に適用することで、ＲＤＬ配線１３３とＲＤＬ配線１３１とを電気的に絶縁した状態で交差させることが可能となる。例えば、図２に示した構成で、ＲＤＬ配線１３１を覆うポリイミド７８の上にＲＤＬ配線１３３を形成し、ＲＤＬ配線１３３の上を別のポリイミドで覆えばよい。
【００６３】
なお、パッケージ基板６０のボンドフィンガー列１５１、１５２のそれぞれにおけるボンドフィンガーの配置は、第１の実施形態と同様であるため、その詳細な説明を省略する。
【００６４】
次に、半導体装置１４側の各補助パッドのＹ軸方向の位置について、パッド列１４１に配置されたパッドと比較してみる。
【００６５】
Ｖｓｓパッド１０５は、Ｖｄｄパッド２０１とアドレス信号用パッド２０２の間に配置されている。Ｖｄｄパッド１０２は、アドレス信号用パッド２０２とアドレス信号用パッド２０３の間に配置されている。Ｖｓｓパッド１０６は、アドレス信号用パッド２０３とアドレス信号用パッド２０４の間に配置されている。Ｖｄｄパッド１０３は、アドレス信号用パッド２０４とアドレス信号用パッド２０５の間に配置されている。Ｖｓｓパッド１０７は、アドレス信号用パッド２０５とＶｓｓパッド２０６の間に配置されている。Ｖｄｄパッド１０４は、Ｖｓｓパッド２０６よりも図の下方側に配置されている。
【００６６】
次に、各パッドとボンドフィンガーとの接続構成について注目してみると、パッドの種類とボンドフィンガーの種類に対応して、パッドとボンドフィンガーがワイヤを介して接続されている点においては、第１の実施形態と同様である。本実施形態では、パッド列１４３がパッド列１４１よりもボンドフィンガー列１５１、１５２から離れる方向に位置しているため、ワイヤ１２２〜１２４が第１の実施形態よりも長くなっている。そのため、ワイヤ１２２、１２３がワイヤ２２２〜２２５に寄り添う距離が長くなり、ループインダクタンスを低減する効果が向上する。
【００６７】
本実施形態においても、Ｙ軸方向に対して、アドレス信号用パッドの間に補助パッドのＶｓｓパッドまたはＶｄｄパッドが配置されているため、信号用ワイヤとＶｄｄワイヤまたはＶｓｓワイヤとが交互に配置される。そのため、ＳＧ比が１：１に改善される。
【００６８】
また、本実施形態では、第１の実施形態よりも、信号用ワイヤのＶｄｄワイヤとの相互インダクタンスによる効果がさらに向上するため、Ｓ−Ｇ間ループインダクタンスを低減できる。
【００６９】
（第３の実施形態）
本実施形態は、第１の実施形態に比べて、アドレス信号用パッドの配置間隔に余裕がある場合の構成である。
【００７０】
本実施形態の半導体装置の構成を説明する。図５は本実施形態の半導体装置の要部の構成を説明するための平面図である。図５は本実施形態の半導体装置のパッドとパッケージ基板のボンドフィンガーとの接続を示す。図１と同様に、図５の左右方向をＸ軸方向とし、図５の上下方向をＹ軸方向とする。
【００７１】
図５に示す半導体装置１９は、図１０を参照して説明した構成を有するものとし、本実施形態では、図１０に示した構成の詳細な説明を省略し、図１２に示した構成、第１の実施形態、または第２の実施形態と異なる点を詳細に説明する。
【００７２】
パッド列１４１には、アドレス信号用パッド２０２〜２０５、Ｖｄｄパッド２０１およびＶｓｓパッド２０６だけでなく、Ｖｄｄパッド１０２、１０３およびＶｓｓパッド１０５〜１０７の補助パッドが配置されている。アドレス信号用パッド２０２〜２０５のそれぞれが、補助パッドのＶｄｄパッドとＶｓｓパッドの間に配置されている。Ｖｄｄパッド１０２、１０３はワイヤ１２２、１２３を介してボンドフィンガー１１２、１１３に接続されている。Ｖｓｓパッド１０５〜１０７はワイヤ１２５〜１２７を介してボンドフィンガー１１５〜１１７に接続されている。
【００７３】
上記のように構成されているため、アドレス信号用パッド２０２〜２０５のそれぞれとボンドフィンガー２１２〜２１５のそれぞれとを接続するワイヤ２２２〜２２５のいずれもが、電源電圧用ボンドフィンガーに接続されたワイヤと接地電位用ボンドフィンガーに接続されたワイヤとの間に配置されている。
【００７４】
本実施形態では、補助パッドの配置に関して、信号用パッド間に余裕があるが、信号用パッドと半導体装置１９の外周との間に余裕がない場合に有効であり、パッド列を別途設ける必要がない。
【００７５】
なお、本実施形態では、補助パッドをＲＤＬ配線で接続していないが、図１に示した構成と同様にＲＤＬ配線を設けて、補助パッド間を接続してもよい。
【００７６】
また、本実施形態では、半導体装置１９の外周のうち、パッケージ基板６０側の外周近傍に設けるパッド列を１列にする場合を説明したが、パッケージ基板６０に配置するボンドフィンガー間に余裕があれば、図５に示すパッド列１４１と同様に、パッケージ基板６０のボンドフィンガー列を１列にしてもよい。この場合、電源電圧用ボンドフィンガーと接地電位用ボンドフィンガーとの間にアドレス信号用ボンドフィンガーが配置される。
【実施例１】
【００７７】
本実施例は、２つの半導体装置をパッケージ基板の上に積層させたＰｏＰ構造の半導体パッケージの一例である。
【００７８】
本実施例の半導体パッケージの構成を説明する。図６は本実施例の半導体パッケージを上から見たときの上面図である。図７は本実施例の半導体パッケージを横から見たときの側面図である。図６および図７では、半導体チップを覆う樹脂を図に示すことを省略している。図６において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。また、パッケージ基板６２の主面に垂直な方向をＺ軸方向とする。
【００７９】
図７に示すように、パッケージ基板６２の上に半導体チップ１６ａおよび半導体チップ１６ｂが順に積層されている。半導体チップ１６ａ、１６ｂはＤＲＡＭチップである。図６および図７に示すように、半導体チップ１６ａのパッド部分を露出させるために、半導体チップ１６ｂは、半導体チップ１６ａにぴったり重なる位置からＸ軸方向に少しずれた位置に配置されている。
【００８０】
本実施例では、半導体チップ１６ａ、１６ｂのそれぞれは、第１の実施形態で説明した半導体装置１２において、パッド列１４１のパッドとパッド列１４２のパッドのＹ軸方向の位置を一致させた構成である。例えば、半導体チップ１６ａにおいて、パッド列１４１ａのＶｓｓパッド２０６ａとパッド列１４２ａのＶｓｓパッド１０５ａのそれぞれのＹ軸方向の位置が一致している。なお、図６に示す半導体チップ１６ａでは、図１に示した半導体装置１２と比べて、Ｖｄｄパッド２０１ａとＶｓｓパッド２０６ａのＹ軸方向の位置が逆になっているが、いずれの構成であってもよい。このことは、半導体チップ１６ｂについても同様である。
【００８１】
半導体チップ１６ａにおいて、複数のＶｓｓパッドがＲＤＬ配線１３２ａで相互に接続されており、複数のＶｄｄパッドがＲＤＬ配線１３１ａで相互に接続されている。この構成は、半導体チップ１６ｂについても同様である。
【００８２】
パッケージ基板６２は、第１の実施形態で説明したパッケージ基板６０において、Ｘ軸方向に対してボンドフィンガー列１５１、１５２の位置を逆にした構成である。パッケージ基板６２では、ボンドフィンガー列１５１のボンドフィンガー２１１、２１６のＹ軸方向の位置を、半導体チップ１６ａ、１６ｂのパッドＶｄｄパッド２０１ａ、２０１ｂとＶｓｓパッド２０６ａ、２０６ｂの位置に対応させている。
【００８３】
パッケージ基板６２において、複数の接地電位用ボンドフィンガーが配線を介して相互に接続されており、複数の電源電圧用ボンドフィンガーが配線を介して相互に接続されている。接地電位用ボンドフィンガーの一部がビアプラグ５４に接続されている。
【００８４】
次に、半導体チップ１６ａ、１６ｂのパッドとパッケージ基板６２のボンドフィンガーとの接続構成について説明する。
【００８５】
ボンドフィンガー列１５１のアドレス信号用ボンドフィンガーＡ１〜Ａ４のそれぞれがワイヤ２２７を介して半導体チップ１６ｂのアドレス信号用パッドＡ１〜Ａ４のそれぞれと接続されている。また、半導体チップ１６ｂのアドレス信号用パッドＡ１〜Ａ４のそれぞれは、半導体チップ１６ａのアドレス信号用パッドＡ１〜Ａ４のそれぞれとワイヤ２２８を介して接続されている。この構成により、パッケージ基板６２から送出されたアドレス信号は、ワイヤ２２７を介して半導体チップ１６ｂに供給されるとともに、ワイヤ２２７、半導体チップ１６ｂのアドレス信号用パッドおよびワイヤ２２８を介して半導体チップ１６ａに供給される。
【００８６】
ボンドフィンガー列１５２の接地電位用ボンドフィンガーＧおよび電源電圧用ボンドフィンガーＶのそれぞれが半導体チップ１６ａのパッド列１４２ａのＶｓｓパッドおよびＶｄｄパッドのそれぞれとワイヤ１２８を介して接続されている。半導体チップ１６ａのＶｓｓパッド２０６ａと半導体チップ１６ｂのＶｓｓパッド１０５ｂがワイヤ１２９を介して接続されている。半導体チップ１６ａのＶｄｄパッド２０１ａと半導体チップ１６ｂのＶｄｄパッド１０４ｂがワイヤ１２９を介して接続されている。
【００８７】
この構成により、パッケージ基板６２から供給される電源電圧は、ワイヤ１２８を介して半導体チップ１６ａに印加されるとともに、ワイヤ１２８、半導体チップ１６ａのＶｄｄパッドおよびＲＤＬ配線１３１ａならびにワイヤ１２９を介して半導体チップ１６ｂに印加される。また、パッケージ基板６２から供給される接地電位は、ワイヤ１２８を介して半導体チップ１６ａに印加されるとともに、ワイヤ１２８、半導体チップ１６ａのＶｓｓパッドおよびＲＤＬ配線１３２ａならびにワイヤ１２９を介して半導体チップ１６ｂに印加される。
【００８８】
図７に示すように、ワイヤ２２７が下側の半導体チップ１６ａではなく、上側の半導体チップ１６ｂに接続されているため、ワイヤ２２７が大きく弧を描いている。また、ボンドフィンガー列１５２がボンドフィンガー列１５１に比べて半導体チップ１６ａの外周に近い側に位置しているため、ボンドフィンガー列１５２に配置されたボンドフィンガーと半導体チップ１６ａのパッド列１４２ａの補助パッドとの距離が近くなり、ワイヤ１２８の弧はワイヤ２２７に比べて小さくなっている。
【００８９】
図７を参照してワイヤ２２７とワイヤ１２８の弧を見比べると、パッケージ基板６２から最高点までの弧の軌跡について、Ｚ軸に対する角度が近い値であり、これら２つの弧が相似の関係になっている。そのため、ワイヤ２２７とワイヤ１２８のパッケージ基板６２からの立ち上がり部分で、これら２種類のワイヤが絶縁性を保ちながら、平行に寄り添っている。信号用ワイヤが、ＶｄｄワイヤまたはＶｓｓワイヤとＺ軸方向に寄り添う状態となる。本実施例の場合、信号用ワイヤおよびＶｄｄワイヤの距離と、信号用ワイヤおよびＶｓｓワイヤの距離とが完全に一致するわけではないが、少なくともＳ：Ｇ比が４：１より改善される効果が得られる。
【００９０】
本実施例では、２つの半導体チップが積層される半導体パッケージにおいて、ＶｄｄワイヤおよびＶｓｓワイヤのそれぞれと信号用ワイヤとをなるべく近づけることで、Ｓ−Ｇ間ループインダクタンスを低減できる。
【００９１】
なお、図１に示したパッケージ基板６０についても、パッケージ基板６２のように、ボンドフィンガー列１５１、１５２のＸ軸方向の位置を逆にしてもよい。この場合、半導体チップ１６ａと同様に、半導体装置１２のパッド列１４１とパッド列１４２のそれぞれのパッドのＹ軸方向の位置が一致していても、信号用ワイヤとＶｄｄワイヤまたはＶｓｓワイヤとが接触することを抑制するだけでなく、信号用ワイヤをＶｄｄワイヤおよびＶｓｓワイヤとＺ軸方向に近づくことになり、第１の実施形態と同様な効果が得られる。
【実施例２】
【００９２】
本実施例は、２つの半導体装置をパッケージ基板の上に積層させたＰｏＰ構造の半導体パッケージの別の構成例である。
【００９３】
本実施例の半導体パッケージの構成を説明する。実施例１と同様な構成についての詳細な説明を省略し、実施例１と異なる点について詳細に説明する。
【００９４】
図８は本実施例の半導体パッケージを上から見たときの上面図である。図９は本実施例の半導体パッケージを横から見たときの側面図である。図８および図９では、半導体チップを覆う樹脂を図に示すことを省略している。図６と同様に、図８において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。また、パッケージ基板６２の主面に垂直な方向をＺ軸方向とする。
【００９５】
図９に示すように、パッケージ基板６２の上に半導体チップ１８ａおよび半導体チップ１８ｂが順に積層されている。半導体チップ１８ａ、１８ｂはＤＲＡＭチップである。実施例１と同様に、半導体チップ１８ａのパッド部分を露出させるために、半導体チップ１８ｂは、半導体チップ１８ａにぴったり重なる位置からＸ軸方向に少しずれた位置に配置されている。
【００９６】
本実施例では、半導体チップ１８ａは、実施例１で説明した半導体チップ１６ａにおいて、パッド列１４１ａのパッドとパッド列１４２ａのパッドそれぞれについて、Ｙ軸方向の位置をずらせた構成である。例えば、半導体チップ１６ａにおいて、パッド列１４１ａのＶｓｓパッド２０６ａの重心とパッド列１４２ａのＶｓｓパッド１０５ａの重心のそれぞれのＹ軸方向の位置が一致していない。パッドの重心とは、四角形状のパッドにおいて、２本の対角線の交点である。
【００９７】
Ｙ軸方向に対して、パッド列１４１ａのアドレス信号用パッドＡ１〜Ａ４のそれぞれの重心が、パッド列１４２ａにおいて、隣り合うＶｓｓパッドとＶｄｄパッドのそれぞれの重心の間に位置している。図８に示す例では、信号用パッドＡ１〜Ａ４のそれぞれの重心が隣り合うＶｓｓパッドとＶｄｄパッドのそれぞれの重心の中間点に位置している。
【００９８】
なお、半導体チップ１８ｂも、上述した、半導体チップ１８ａの構成と同様であるため、その詳細な説明を省略する。
【００９９】
次に、半導体チップ１８ａ、１８ｂのパッドとパッケージ基板６２のボンドフィンガーとの接続構成について説明する。
【０１００】
実施例１では、ボンドフィンガー列１５１のボンドフィンガーが上側の半導体チップのパッド列１４１ｂのパッドと接続されていたが、本実施例では、ボンドフィンガー列１５１に配置されたボンドフィンガーが下側の半導体チップ１８ａのパッド列１４１ａのパッドと接続されている。
【０１０１】
ボンドフィンガー列１５１のアドレス信号用ボンドフィンガーＡ１〜Ａ４のそれぞれがワイヤ２２９を介して半導体チップ１８ａのアドレス信号用パッドＡ１〜Ａ４のそれぞれと接続されている。他の接続構成は、実施例１と同様である。
【０１０２】
この構成により、パッケージ基板６２から送出されたアドレス信号は、ワイヤ２２９を介して半導体チップ１８ａに供給されるとともに、ワイヤ２２９、半導体チップ１８ａのアドレス信号用パッドおよびワイヤ２２８を介して半導体チップ１８ｂに供給される。パッケージ基板６２から半導体装置１８ａ、１８ｂのそれぞれに供給される電源電圧および接地電位の経路は、実施例１と同様である。
【０１０３】
図９に示すように、ワイヤ２２９が下側の半導体チップ１８ａに接続されているため、ワイヤ２２９によって描かれる弧が図７に示したワイヤ２２７よりも小さくなっている。その結果、ワイヤ２２９とワイヤ１２８との距離がワイヤ２２７の場合よりも、小さくなる。そのため、信号用ワイヤに対する、ＶｄｄワイヤおよびＶｓｓワイヤによるループインダクタンスの低減効果が向上する。
【０１０４】
また、Ｚ軸方向にワイヤ２２９がワイヤ２２７よりもワイヤ１２８に近くなることで、ワイヤ同士が接触するおそれがあっても、本実施例のように、Ｙ軸方向に対して、信号用パッドの重心が２つの補助パッドのそれぞれの重心の間に位置しているため、ワイヤ２２９とワイヤ１２８がＹ軸方向にずれる。その結果、ワイヤ２２９とワイヤ１２８とが接触してしまうことが抑制される。さらに、Ｖｄｄパッドに接続されたワイヤ１２８とＶｓｓパッドに接続されたワイヤ１２８がワイヤ２２９を挟むように配置されるため、信号用ワイヤにＶｄｄワイヤおよびＶｓｓワイヤがＹ軸方向に寄り添う状態となる。
【０１０５】
本実施例では、２つの半導体チップが積層される半導体パッケージにおいて、半導体装置内の信号用パッドと補助パッドとを千鳥足状に配置にすることで、ＶｄｄワイヤおよびＶｓｓワイヤの間に信号用ワイヤが並走するように配置される。その結果、実施例１よりも、ＶｄｄワイヤおよびＶｓｓワイヤのそれぞれと信号用ワイヤとを近づけることができるので、Ｓ−Ｇ間ループインダクタンスを低減できる。
なお、本実施例のパッド配置方法を、実施例１、第１および第２の実施形態のいずれにも適用することが可能である。
【符号の説明】
【０１０６】
１２、１４、１９ 半導体装置
１６ａ、１６ｂ、１８ａ、１８ｂ 半導体チップ
６０、６２ パッケージ基板
１０２〜１０４ Ｖｄｄパッド
１０５〜１０７ Ｖｓｓパッド
１１２〜１１７ ボンドフィンガー
１２２〜１２７ ワイヤ
１３１〜１３３ ＲＤＬ配線
１４１、１４２ パッド列
１５１、１５２ ボンドフィンガー列
【技術分野】
【０００１】
本発明は、パッケージ基板上に半導体装置が搭載された半導体パッケージに関する。
【背景技術】
【０００２】
半導体装置を用いた半導体パッケージの構成を説明する。はじめに、半導体装置の構成を簡単に説明する。図１０は関連する半導体装置の一構成例を示すブロック図である。半導体装置１０がＤＲＡＭ（Dynamic Random Access Memory）の場合で説明する。
【０００３】
図１０に示すように、半導体装置１０は、複数のメモリ素子を含む複数のメモリセルブロック２０−１〜２０−ｎ（ｎは１以上の整数）と、アドレス信号およびコマンド信号が外部から入力される複数の端子を含むＣＡ系パッド列３１と、データを外部と送受信するための複数の端子を含むＤＱ系パッド列３２と、アドレス信号にしたがってメモリ素子を特定するためのカラムデコーダ４１およびロウデコーダ４２と、データの入力および出力を制御するデータ入出力制御回路４５と、を有する。
【０００４】
アドレス信号は、複数のメモリ素子のうち、いずれか１つのメモリ素子を特定するための信号である。コマンド信号は、複数のメモリ素子に対して書き込みまたは読み出しを指示するための信号である。
【０００５】
ＣＡ系パッド列３１は、外部からコマンド信号が入力されるパッドであるコマンド信号用パッドと、外部からアドレス信号が入力されるパッドであるアドレス信号用パッドとを有する。アドレス信号用パッドとコマンド信号用パッドをまとめて、信号用パッドと総称する。
【０００６】
ＤＱ系パッド列３２は、データを送受信するためのパッドであるデータ用パッドを複数有する。また、ＣＡ系パッド列３１およびＤＱ系パッド列３２のそれぞれには、外部から電源電圧（Ｖｄｄ）が印加されるパッドである電源電圧用パッドと、外部から接地電位（ＶｓｓまたはＧｎｄ）が印加されるパッドである接地電位用パッドとが設けられている。以下では、電源電圧用パッドをＶｄｄパッドと称し、接地電位用パッドをＶｓｓパッドと称する。
【０００７】
なお、図１０では、外部から入力される信号を増幅するための受信回路および外部と送受信するデータを増幅するための入出力回路などを図に示すことを省略している。
【０００８】
図１１は図１０に示した半導体装置を用いた半導体パッケージの一構成例を示す断面図である。
【０００９】
図１１に示すように、パッケージ基板５０の上に半導体装置１０が搭載され、半導体装置１０は樹脂５６で覆われている。半導体装置１０の上面に設けられたパッド２００がボンディングワイヤ（以下では、単にワイヤと称する）２２０を介してパッケージ基板５０のボンドフィンガー２１０に接続されている。パッド２００は、ＣＡ系パッド列３１またはＤＱ系パッド列３２のいずれかに含まれるパッドの１つである。ボンドフィンガー２１０は、半導体装置１０のパッド２００とワイヤ２２０を介して電気的に接続するための導電性パッドの一種であり、配線５２およびビアプラグ５１を介してハンダボール５１と接続されている。
【００１０】
以下では、パッケージ基板５０に設けられた配線５２のうち、ＣＡ系パッド列３１のコマンド信号用パッドと接続される配線をコマンド配線と称し、ＣＡ系パッド列３１のアドレス信号用パッドと接続される配線をアドレス配線と称し、ＤＱ系パッド列３２のデータ用パッドと接続される配線をデータ配線と称する。
【００１１】
プリント配線板の上に複数の半導体装置が搭載されたＰｏＰ(Package on Package)構造の半導体積層パッケージの一例が、特許文献１に開示されている。また、特許文献１に記載された再配線層(redistribution layer:ＲＤＬ)に関する技術の一例が特許文献２に開示されている。
【００１２】
図１２は半導体装置のパッドとパッケージ基板のボンドフィンガーとの接続構成を示す平面図である。図１２はＣＡ系パッド列３１の一部を示している。
【００１３】
図１２に示すように、パッケージ基板５０には、ボンドフィンガー２１１〜２１６が図の上下方向に配置されている。半導体装置１０には、ボンドフィンガー２１１〜２１６のパッド列に平行に、ＣＡ系パッド列の３１のＶｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６が配置されている。
【００１４】
Ｖｄｄパッド２０１およびボンドフィンガー２１１に表記された「Ｖ」は、Ｖｄｄが印加されるパッドとボンドフィンガーであることを意味し、Ｖｓｓパッド２０６およびボンドフィンガー２１６に表記された「Ｇ」は、Ｖｓｓが印加されるパッドとボンドフィンガーであることを意味する。また、アドレス信号用パッド２０２〜２０５およびボンドフィンガー２１２〜２１５に表記された「Ａ１」〜「Ａ４」は、Ａ１〜Ａ４のアドレス信号が伝送されるパッドとボンドフィンガーであることを意味する。
【００１５】
アドレス信号用パッド２０２〜２０５のそれぞれは、受信回路の増幅器に配線を介して接続されている。
【００１６】
なお、図１２では、アドレス信号用パッドとして、Ａ１〜Ａ４のアドレス信号に関するパッドだけを図に示しており、「Ａ１からＡ４」以外のアドレス信号用パッドとコマンド信号用パッドを図に示すことを省略している。例えば、図１２に示すＶｓｓパッド２０６の図の下側には、「Ａ１からＡ４」以外のアドレス信号用パッド（不図示）とコマンド信号用パッド（不図示）が配置されている。
【００１７】
Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６は、隣り合うパッドと一定の間隔を空けて順に１列に配置されている。ボンドフィンガー２１１〜２１６のそれぞれと、Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６のそれぞれは、図の上下方向の位置が一致するように対応して配置されている。Ｖｄｄパッド２０１とボンドフィンガー２１１はワイヤ２２１を介して接続されている。Ｖｓｓパッド２０６とボンドフィンガー２１６はワイヤ２２６を介して接続されている。各アドレス信号用パッド２０２〜２０５は、各ワイヤ２１２〜２１５を介して、各ボンドフィンガー２１２〜２１５と接続されている。
【００１８】
ここで、１列に配置される複数のパッドに対して、連続して配置される信号用パッドの数とＶｓｓパッドまたはＶｄｄパッドの数との比を、シグナルとグランド（または電源）との比を意味する「ＳＧ比」と定義する。図１２に示す構成例では、４つのアドレス信号用パッドに対してＶｄｄパッドまたはＶｓｓパッドが１つ配置されていることから、ＳＧ比は４：１となる。これらのパッドとボンドフィンガーとを接続するワイヤのＳＧ比も４：１となる。このＳＧ比は、図に示さない、アドレス信号用パッドおよびワイヤについても同様である。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００９−３８１４２号公報
【特許文献２】特開２００５−１２３２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
ＰｏＰ構造では配線密度と配線制約により、コマンド配線およびアドレス配線は、データ配線よりも、パッケージ基板５０の主面に平行に長く引き回されている場合が多い。また、図１２に示したワイヤ２２１〜２２６のそれぞれは図１３に示すように寄生インダクタンスを有し、図１２を参照して説明したように、ＣＡ系パッド列のＳＧ比は４：１であり、ＤＱ系パッド列３２に比べてＳＧ比が小さいため、給電性能が低くなり、隣り合うワイヤとの寄生インダクタンスが大きくなる。Ｓ（シグナル）−Ｇ（グランド）間ループインダクタンスが大きくなるため、ワイヤに生じるノイズやジッタが大きくなってしまう。
【００２１】
ＬＰＤＤＲ２（Low Power Double Data Rate 2）の規格では、アドレス配線もダブルレートで信号転送を行うため、これらのノイズやジッタを低減し、信号品質を確保することが重要である。
【課題を解決するための手段】
【００２２】
本発明の半導体パッケージは、
所定の方向に交互に配置された信号用パッドおよび補助パッドのそれぞれが複数設けられた半導体装置と、
前記所定の方向に配置され、前記信号用パッドに信号を供給するための信号用ボンドフィンガー、前記補助パッドに電源電圧を供給するための電源電圧用ボンドフィンガーおよび前記補助パッドに接地電位を供給するための接地電位用ボンドフィンガーのそれぞれが複数設けられ、前記半導体装置が搭載されるパッケージ基板と、を有し、
複数の前記信号用パッドのそれぞれが複数の前記信号用ボンドフィンガーのそれぞれと第１のワイヤを介して接続され、
複数の前記電源電圧用ボンドフィンガーおよび複数の前記接地電位用ボンドフィンガーのそれぞれが複数の前記補助パッドのそれぞれと第２のワイヤを介して接続され、
前記第１のワイヤが、前記電源電圧用ボンドフィンガーに接続された第２のワイヤと前記接地電位用ボンドフィンガーに接続された第２のワイヤとの間に配置されていることを特徴とする。
【００２３】
本発明の半導体パッケージによれば、半導体装置のパッドとパッケージ基板のボンドフィンガーとを接続する信号伝送用の第１のワイヤが、電源電圧が印加される第２のワイヤと接地電位が印加される第２のワイヤとの間に配置されるため、第１のワイヤにおけるループインダクタンスが低減する。
【００２４】
また、本発明の半導体パッケージは、
複数の信号用パッドが所定の方向に配置された第１のパッド列と、複数の補助パッドが該第１のパッド列と平行に配置された第２のパッド列とを含む第１の半導体装置と、
前記第１の半導体装置の上に搭載され、複数の信号用パッドが前記第１のパッド列に平行に配置された第３のパッド列と、複数の補助パッドが該第３のパッド列と平行に配置された第４のパッド列とを含む第２の半導体装置と、
前記第１および前記第２の半導体装置が順に搭載され、前記複数の信号用パッドに信号を供給するための複数の信号用ボンドフィンガーが前記第１のパッド列に平行に配置された第１のボンドフィンガー列と、電源電圧が印加される電源電圧用ボンドフィンガーおよび接地電位が印加される接地電位用ボンドフィンガーが交互に前記第１のボンドフィンガー列と平行に配置された、該第１のボンドフィンガー列とは異なる第２のボンドフィンガー列とを含むパッケージ基板と、を有し、
前記第２のパッド列が前記第１のパッド列よりも前記第１の半導体装置の外周に近い側に配置され、前記第２のボンドフィンガー列が前記第１のボンドフィンガー列よりも前記第１の半導体装置の外周に近い側に配置され、
前記複数の信号用ボンドフィンガーのそれぞれが、前記第１のパッド列または前記第３のパッド列に配置された複数の信号用パッドのそれぞれと第１のワイヤを介して接続され、
前記第１のパッド列に配置された複数の信号用パッドのそれぞれが前記第３のパッド列に配置された複数の信号用パッドのそれぞれと第２のワイヤを介して接続され、
前記電源電圧用ボンドフィンガーおよび前記接地電位用ボンドフィンガーのそれぞれが前記第２のパッド列に配置された複数の補助パッドのそれぞれと第３のワイヤを介して接続されていることを特徴とする。
【００２５】
本発明の半導体パッケージによれば、上側または下側の半導体装置のパッドとパッケージ基板のボンドフィンガーとを接続する信号伝送用の第１のワイヤの近くに、電源電圧が印加される第３のワイヤおよび接地電位が印加される第３のワイヤが交互に配置されるため、第１および第２のワイヤにおけるループインダクタンスが低減する。
【発明の効果】
【００２６】
本発明によれば、信号を伝送するためのボンディングワイヤの近くに電源電圧が印加されたボンディングワイヤおよび接地電位が印加されたボンディングワイヤが配置されるので、Ｓ−Ｇ間ループインダクタンスを低減でき、信号伝送の高速化を図ることが可能となる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態の半導体パッケージの要部の構成を説明するための平面図である。
【図２】図１に示した半導体装置の構造の一例を示す断面図である。
【図３】図１に示した半導体装置の構造の一例を示す断面図である。
【図４】第２の実施形態の半導体パッケージの要部の構成を説明するための平面図である。
【図５】第３の実施形態の半導体パッケージの要部の構成を説明するための平面図である。
【図６】実施例１の半導体パッケージを上から見た図である。
【図７】実施例１の半導体パッケージを横から見た図である。
【図８】実施例２の半導体パッケージを上から見た図である。
【図９】実施例２の半導体パッケージを横から見た図である。
【図１０】関連する半導体装置の一構成例を示すブロック図である。
【図１１】図１０に示した半導体装置を用いた半導体パッケージの一構成例を示す断面図である。
【図１２】図１１に示した半導体パッケージにおいて、半導体装置のパッドとパッケージ基板のボンドフィンガーとの接続構成を示す平面図である。
【図１３】図１２に示したワイヤのそれぞれを寄生インダクタンスで表した図である。
【発明を実施するための形態】
【００２８】
本発明の半導体パッケージの実施形態を説明する。以下の実施形態では、半導体パッケージに搭載される半導体装置がＤＲＡＭの場合で説明する。
【００２９】
（第１の実施形態）
本実施形態の半導体パッケージの構成を説明する。図１は本実施形態の半導体パッケージの要部の構成を説明するための平面図である。
【００３０】
半導体装置１２のパッドとパッケージ基板６０のボンドフィンガーとの接続を図１に示す。図１の左右方向をＸ軸方向とし、図１の上下方向をＹ軸方向とする。図１に示す半導体装置１２は、図１０を参照して説明した構成を有するものとし、本実施形態では、図１０に示した構成の詳細な説明を省略し、図１２に示した構成と異なる点を詳細に説明する。
【００３１】
半導体装置１２は、パッケージ基板６０の上に搭載されている。図１では、半導体装置１２のパッドとパッケージ基板６０のボンドフィンガーとの接続構成を見やすくするために、パッケージ基板６０の要部を切り出して示している。また、半導体装置１２についても、図１では、パッド付近の平面を切り出して示している。
【００３２】
図１に示す半導体装置１２には、Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６の他に、補助パッドとして、Ｖｄｄパッド１０２〜１０４およびＶｓｓパッド１０５〜１０７が設けられている。Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６をパッド列１４１とし、Ｖｄｄパッド１０２〜１０４およびＶｓｓパッド１０５〜１０７をパッド列１４２とする。
【００３３】
Ｖｄｄパッド１０２〜１０４が電源電圧用補助パッドに相当し、Ｖｓｓパッド１０５〜１０７が接地電位用補助パッドに相当する。
【００３４】
パッド列１４１とパッド列１４２は、どちらもＹ軸方向に平行だが、Ｘ軸方向の位置が異なっている。パッド列１４２がパッド列１４１よりも半導体装置１２の外周に近い側に配置されている。パッド列１４１では、Ｖｄｄパッド２０１、アドレス信号用パッド２０２〜２０５およびＶｓｓパッド２０６が、隣り合うパッドと一定の間隔を空けてＹ軸方向に交互に配置されている。パッド列１４２では、ＶｄｄパッドとＶｓｓパッドが、隣り合うパッドと一定の間隔を空けてＹ軸方向に交互に配置されている。
【００３５】
パッド列１４２のＶｄｄパッド１０２〜１０４およびＶｓｓパッド１０５〜１０７はＲＤＬ技術により形成されている。また、Ｖｄｄパッド１０２〜１０４をＶｄｄパッド２０１に接続する配線と、Ｖｓｓパッド１０５〜１０７を受信回路４７のＶｓｓ配線１３６に接続する配線も、ＲＤＬ技術により形成されている。以下では、ＲＤＬ技術によって形成された配線をＲＤＬ配線と称する。図１に示す半導体装置１２では、ＲＤＬ配線を破線で示している。
【００３６】
Ｖｄｄパッド１０２〜１０４は、Ｖｄｄパッド２０１にＲＤＬ配線１３１を介して接続されている。Ｖｓｓパッド１０５〜１０７はＲＤＬ配線１３２を介して相互に接続されている。ＲＤＬ配線１３２はＲＤＬ配線１３３を介して受信回路４７のＶｓｓ配線１３６と接続されている。複数の電源電圧用補助パッドをＲＤＬ配線１３１で相互に接続することで、複数の電源電圧用補助パッドのそれぞれに接続されたワイヤの電圧レベルをより安定して保つことが可能となる。このことは、接地電位用補助パッドに接続されたワイヤについても同様である。
【００３７】
パッケージ基板６０には、ボンドフィンガー２１１〜２１６の他に、ボンドフィンガー１１２〜１１７が設けられている。ボンドフィンガー２１１〜２１６およびボンドフィンガー１１２〜１１７はプリント配線で形成されている。ボンドフィンガー２１１〜２１６をボンドフィンガー列１５１とし、ボンドフィンガー１１２〜１１７をボンドフィンガー列１５２とする。ボンドフィンガー列１５１では、ボンドフィンガー２１１〜２１６が、隣り合うパッドと一定の間隔を空けてＹ軸方向に交互に配置されている。ボンドフィンガー列１５２では、ボンドフィンガー１１５、１１２、１１６、１１３、１１７、１１４が、隣り合うパッドと一定の間隔を空けてＹ軸方向に交互に配置されている。
【００３８】
なお、図１に示すパッドおよびボンドフィンガーの「Ｖ」、「Ｇ」および「Ａ１」〜「Ａ４」のそれぞれの表記は、図１２を参照して説明した意味と同じであるため、その説明を省略する。ボンドフィンガー２１１、１１２〜１１４は半導体装置１２に電源電圧を供給するための電源電圧用ボンドフィンガーに相当し、ボンドフィンガー２１６、１１５〜１１７は半導体装置１２に接地電位を供給するための接地電位用ボンドフィンガーに相当する。ボンドフィンガー２１２〜２１５は半導体装置１２にアドレス信号を供給するための信号用ボンドフィンガーに相当する。また、図１においても、「Ａ１からＡ４」以外のアドレス信号用パッドとコマンド信号用パッドを図に示すことを省略している。
【００３９】
半導体装置１２側のパッド列１４２の各補助パッドのＹ軸方向の位置について、パッド列１４１に配置されたパッドと比較してみる。Ｖｓｓパッド１０５は、Ｖｄｄパッド２０１とアドレス信号用パッド２０２の間に配置されている。Ｖｄｄパッド１０２は、アドレス信号用パッド２０２とアドレス信号用パッド２０３の間に配置されている。Ｖｓｓパッド１０６は、アドレス信号用パッド２０３とアドレス信号用パッド２０４の間に配置されている。Ｖｄｄパッド１０３は、アドレス信号用パッド２０４とアドレス信号用パッド２０５の間に配置されている。Ｖｓｓパッド１０７は、アドレス信号用パッド２０５とＶｓｓパッド２０６の間に配置されている。Ｖｄｄパッド１０４は、Ｖｓｓパッド２０６よりも図の下方側に配置されている。
【００４０】
パッケージ基板６０側のボンドフィンガー列１５２の各ボンドフィンガーのＹ軸方向の位置について、ボンドフィンガー列１５１に配置されたボンドフィンガーと比較してみる。
【００４１】
ボンドフィンガー１１５は、ボンドフィンガー２１１とボンドフィンガー２１２の間に配置されている。ボンドフィンガー１１２は、ボンドフィンガー２１２とボンドフィンガー２１３の間に配置されている。ボンドフィンガー１１６は、ボンドフィンガー２１３とボンドフィンガー２１４の間に配置されている。ボンドフィンガー１１３は、ボンドフィンガー２１４とボンドフィンガー２１５の間に配置されている。ボンドフィンガー１１７は、ボンドフィンガー２１５とボンドフィンガー２１６の間に配置されている。ボンドフィンガー１１４は、ボンドフィンガー２１６よりも図の下方側に配置されている。
【００４２】
半導体装置１２のパッドとパッケージ基板６０のボンドフィンガーとの接続は、次のようになっている。Ｖｄｄパッド１０２〜１０４のそれぞれは、ワイヤ１２２〜１２４のそれぞれを介してボンドフィンガー１１２〜１１４のそれぞれと接続されている。Ｖｓｓパッド１０５〜１０７のそれぞれは、ワイヤ１２５〜１２７のそれぞれを介してボンドフィンガー１１５〜１１７のそれぞれと接続されている。また、Ｖｄｄパッド２０１はワイヤ２２１を介してボンドフィンガー２１１と接続され、Ｖｓｓパッド２０６はワイヤ２２６を介してボンドフィンガー２１６と接続されている。アドレス信号用パッド２０２〜２０５のそれぞれは、ワイヤ２２２〜２２５のそれぞれを介してボンドフィンガー２１２〜２１５のそれぞれと接続されている。
【００４３】
このように、Ｙ軸方向に対して、アドレス信号用パッドの間に補助パッドのＶｓｓパッドまたはＶｄｄパッドが配置されているため、信号用パッドに接続されるワイヤである信号用ワイヤと、Ｖｄｄが印加されるワイヤであるＶｄｄワイヤまたはＶｓｓが印加されるワイヤであるＶｓｓワイヤとが交互に配置されている。そのため、ＳＧ比が１：１に改善される。
【００４４】
本実施形態の半導体パッケージでは、ＳＧ比を改善するとともに、信号用ワイヤの隣にＶｄｄワイヤおよびＶｓｓワイヤが配置されるので、相互インダクタンスの効果で、Ｓ−Ｇ間ループインダクタンスを低減でき、信号伝送の高速化を実現することが可能となる。
【００４５】
次に、本実施形態の半導体装置の要部の断面構造を説明する。
【００４６】
図２および図３は図１に示した半導体装置の構造の一例を示す断面図である。図２（ａ）はＶｄｄパッド２０１における構造の一例を示す断面図であり、図２（ｂ）はＶｄｄパッド２０１における構造の他の構成例を示す断面図である。
【００４７】
図２（ａ）に示すように、半導体装置１２は、半導体基板７０の表面近傍に半導体素子および配線などが形成された回路形成領域７２を有する。半導体基板７０の上には絶縁膜７４が形成されており、Ｖｄｄパッド２０１は絶縁膜７４の上の導電性層に設けられている。回路形成領域７２とＶｄｄパッド２０１が形成された導電性層との間に多層配線が設けられていてもよいが、図２および図３を参照して行う説明では、説明を簡単にするために、多層配線を図に示すことを省略し、また、多層配線が設けられている場合の詳細な説明を省略する。
【００４８】
図２（ａ）に示すように、Ｖｄｄパッド２０１の導電性層を覆う保護膜として、ポリイミド７６が絶縁膜７４の上に形成されている。ただし、ポリイミド７６には、Ｖｄｄパッド２０１の上面の一部を露出するための開口が設けられている。これは、Ｖｄｄパッド２０１をパッケージ基板６０のボンドフィンガー２１１とワイヤボンディングするためである。
【００４９】
ＲＤＬ配線１３１とポリイミド７８がＲＤＬ技術によりポリイミド７６の上に形成されている。ＲＤＬ配線１３１はＶｄｄパッド２０１が形成される導電性層よりも上層に形成されている。ポリイミド７８にも、ＲＤＬ配線１３１の一部を露出する開口７７が設けられている。この開口７７の目的は、ポリイミド７６に設けられた開口の目的と同じである。ワイヤ２２１は開口７７を介してＲＤＬ配線１３１と接続されている。この構成により、ワイヤ２２１はＲＤＬ配線１３１を介してＶｄｄパッド２０１と接続される。
【００５０】
Ｖｄｄパッド２０１とワイヤ２２１の接続方法は、図２（ａ）に示す構成に限られない。図２（ｂ）に示すように、パッド列１４２の位置にＶｄｄパッドを追加してもよい。
【００５１】
図２（ｂ）に示す構成例では、ポリイミド７８に開口７７とは別の開口７９が設けられている。この開口７９を介して、ワイヤ２２１がＲＤＬ配線１３１と接続されている。この場合でも、ワイヤ２２１はＲＤＬ配線１３１を介してＶｄｄパッド２０１と接続される。また、図２（ｂ）に示す構造を、Ｖｓｓパッド２０６に適用してもよい。図２（ｂ）に示す構成では、Ｖｄｄパッド２０１よりも、開口７９に設けられたＶｄｄパッドの方がボンドフィンガー２１１に近いため、図２（ａ）に示す構成に比べて、ワイヤ２２１の長さを短くすることが可能となる。
【００５２】
次に、図３を参照して、他のＲＤＬ配線部分の断面構造を説明する。図３（ａ）は補助パッドの１つであるＶｓｓパッド１０５における構造の一例を示す断面図であり、図３（ｂ）は図１に示すＸ１部分における構造の一例を示す断面図である。
【００５３】
図３（ａ）に示すように、ポリイミド７６の上にＲＤＬ配線１３２が設けられている。ＲＤＬ配線１３２は、開口が設けられたポリイミド７８で覆われており、開口部分がＶｓｓパッド１０５に相当する。Ｖｓｓパッド１０５にはワイヤ１２５が接続されている。図３（ａ）に示す構成は、Ｖｓｓパッド１０５だけでなく、Ｖｓｓパッド１０６、１０７およびＶｄｄパッド１０２〜１０４にも適用することが可能である。
【００５４】
続いて、図１に示したＸ１部分の断面構造を説明する。図３（ｂ）に示すように、ポリイミド７６の上にＲＤＬ配線１３３が設けられ、ＲＤＬ配線１３３はポリイミド７８で覆われている。図３（ｂ）には、Ｖｓｓパッド１０２に相当する開口部分、ワイヤ１２２およびＲＤＬ配線１３１も示している。ＲＤＬ配線１３３は、ポリイミド７６に設けられた開口を介してＶｓｓ配線１３６と接続されている。なお、Ｖｓｓ配線１３６のＸ１部分を、その平面パターンの面積がＶｄｄパッド２０１の面積以上になるように形成し、ポリイミド７６の開口の面積を大きくすることで、ＲＤＬ配線１３３およびＶｓｓ配線１３６の接触抵抗をより小さくすることが可能となる。
【００５５】
上述したように、ＲＤＬ技術を用いることで、回路形成領域７２や多層配線（不図示）が形成された領域の上であっても、Ｖｄｄパッド２０１の導電性層よりも上層にＲＤＬ配線と補助パッドを形成することが可能となる。
【００５６】
本実施形態の半導体装置では、ＲＤＬ配線を利用することで、ＤＲＡＭチップへのワイヤのＳＧ比が改善することが可能となる。その結果、上述したように、Ｓ−Ｇ間ループインダクタンスが低減し、信号伝送の高速化を実現することが可能となる。
【００５７】
（第２の実施形態）
本実施形態は、第１の実施形態よりも、信号用ワイヤのＶｄｄワイヤとの相互インダクタンスをさらに強化した構造である。
【００５８】
本実施形態の半導体装置の構成を説明する。図４は本実施形態の半導体装置の要部の構成を説明するための平面図である。図４は本実施形態の半導体装置のパッドとパッケージ基板のボンドフィンガーとの接続を示す。図１と同様に、図４の左右方向をＸ軸方向とし、図４の上下方向をＹ軸方向とする。図４に示す半導体装置１４では、ＲＤＬ配線を破線で示している。
【００５９】
図４に示す半導体装置１４は、図１０を参照して説明した構成を有するものとし、本実施形態では、図１０に示した構成の詳細な説明を省略し、図１２に示した構成または第１の実施形態と異なる点を詳細に説明する。
【００６０】
半導体装置１４は、図１に示した半導体装置１２のパッド列１４２に設けられた複数の補助パッドをパッド列１４３とパッド列１４４に分けた構成である。パッド列１４１、１４３、１４４のそれぞれはＹ軸方向に平行だが、Ｘ軸方向の位置が異なる。パッド列１４１はパッド列１４３およびパッド列１４４の間に設けられている。パッド列１４４がパッド列１４３よりも半導体装置１４の外周に近い側に配置されている。
【００６１】
パッド列１４３には、Ｖｄｄパッド１０２〜１０４が隣り合うパッドと一定の間隔を空けてＹ軸方向に順に配置されている。Ｖｄｄパッド１０２〜１０４は、ＲＤＬ配線１３１を介して相互に接続されている。パッド列１４４には、Ｖｓｓパッド１０５〜１０７が隣り合うパッドと一定の間隔を空けてＹ軸方向に順に配置されている。Ｖｓｓパッド１０５〜１０７はＲＤＬ配線１３２を介して相互に接続されている。図４は、Ｖｓｓパッド１０５〜１０７がＲＤＬ配線１３４でも相互に接続されている構成を示しているが、ＲＤＬ配線１３４を設けていなくてもよい。
【００６２】
ＲＤＬ配線１３２はＲＤＬ配線１３３を介してＶｓｓ配線１３６と接続されている。ＲＤＬ配線１３３とＶｓｓ配線１３６との接続部分の構成は、図３（ｂ）を参照して説明した構成と同様であるため、ここでは、詳細な説明を省略する。また、図４では、ＲＤＬ配線１３３とＲＤＬ配線１３１が交差しているが、多層配線技術をＲＤＬ配線に適用することで、ＲＤＬ配線１３３とＲＤＬ配線１３１とを電気的に絶縁した状態で交差させることが可能となる。例えば、図２に示した構成で、ＲＤＬ配線１３１を覆うポリイミド７８の上にＲＤＬ配線１３３を形成し、ＲＤＬ配線１３３の上を別のポリイミドで覆えばよい。
【００６３】
なお、パッケージ基板６０のボンドフィンガー列１５１、１５２のそれぞれにおけるボンドフィンガーの配置は、第１の実施形態と同様であるため、その詳細な説明を省略する。
【００６４】
次に、半導体装置１４側の各補助パッドのＹ軸方向の位置について、パッド列１４１に配置されたパッドと比較してみる。
【００６５】
Ｖｓｓパッド１０５は、Ｖｄｄパッド２０１とアドレス信号用パッド２０２の間に配置されている。Ｖｄｄパッド１０２は、アドレス信号用パッド２０２とアドレス信号用パッド２０３の間に配置されている。Ｖｓｓパッド１０６は、アドレス信号用パッド２０３とアドレス信号用パッド２０４の間に配置されている。Ｖｄｄパッド１０３は、アドレス信号用パッド２０４とアドレス信号用パッド２０５の間に配置されている。Ｖｓｓパッド１０７は、アドレス信号用パッド２０５とＶｓｓパッド２０６の間に配置されている。Ｖｄｄパッド１０４は、Ｖｓｓパッド２０６よりも図の下方側に配置されている。
【００６６】
次に、各パッドとボンドフィンガーとの接続構成について注目してみると、パッドの種類とボンドフィンガーの種類に対応して、パッドとボンドフィンガーがワイヤを介して接続されている点においては、第１の実施形態と同様である。本実施形態では、パッド列１４３がパッド列１４１よりもボンドフィンガー列１５１、１５２から離れる方向に位置しているため、ワイヤ１２２〜１２４が第１の実施形態よりも長くなっている。そのため、ワイヤ１２２、１２３がワイヤ２２２〜２２５に寄り添う距離が長くなり、ループインダクタンスを低減する効果が向上する。
【００６７】
本実施形態においても、Ｙ軸方向に対して、アドレス信号用パッドの間に補助パッドのＶｓｓパッドまたはＶｄｄパッドが配置されているため、信号用ワイヤとＶｄｄワイヤまたはＶｓｓワイヤとが交互に配置される。そのため、ＳＧ比が１：１に改善される。
【００６８】
また、本実施形態では、第１の実施形態よりも、信号用ワイヤのＶｄｄワイヤとの相互インダクタンスによる効果がさらに向上するため、Ｓ−Ｇ間ループインダクタンスを低減できる。
【００６９】
（第３の実施形態）
本実施形態は、第１の実施形態に比べて、アドレス信号用パッドの配置間隔に余裕がある場合の構成である。
【００７０】
本実施形態の半導体装置の構成を説明する。図５は本実施形態の半導体装置の要部の構成を説明するための平面図である。図５は本実施形態の半導体装置のパッドとパッケージ基板のボンドフィンガーとの接続を示す。図１と同様に、図５の左右方向をＸ軸方向とし、図５の上下方向をＹ軸方向とする。
【００７１】
図５に示す半導体装置１９は、図１０を参照して説明した構成を有するものとし、本実施形態では、図１０に示した構成の詳細な説明を省略し、図１２に示した構成、第１の実施形態、または第２の実施形態と異なる点を詳細に説明する。
【００７２】
パッド列１４１には、アドレス信号用パッド２０２〜２０５、Ｖｄｄパッド２０１およびＶｓｓパッド２０６だけでなく、Ｖｄｄパッド１０２、１０３およびＶｓｓパッド１０５〜１０７の補助パッドが配置されている。アドレス信号用パッド２０２〜２０５のそれぞれが、補助パッドのＶｄｄパッドとＶｓｓパッドの間に配置されている。Ｖｄｄパッド１０２、１０３はワイヤ１２２、１２３を介してボンドフィンガー１１２、１１３に接続されている。Ｖｓｓパッド１０５〜１０７はワイヤ１２５〜１２７を介してボンドフィンガー１１５〜１１７に接続されている。
【００７３】
上記のように構成されているため、アドレス信号用パッド２０２〜２０５のそれぞれとボンドフィンガー２１２〜２１５のそれぞれとを接続するワイヤ２２２〜２２５のいずれもが、電源電圧用ボンドフィンガーに接続されたワイヤと接地電位用ボンドフィンガーに接続されたワイヤとの間に配置されている。
【００７４】
本実施形態では、補助パッドの配置に関して、信号用パッド間に余裕があるが、信号用パッドと半導体装置１９の外周との間に余裕がない場合に有効であり、パッド列を別途設ける必要がない。
【００７５】
なお、本実施形態では、補助パッドをＲＤＬ配線で接続していないが、図１に示した構成と同様にＲＤＬ配線を設けて、補助パッド間を接続してもよい。
【００７６】
また、本実施形態では、半導体装置１９の外周のうち、パッケージ基板６０側の外周近傍に設けるパッド列を１列にする場合を説明したが、パッケージ基板６０に配置するボンドフィンガー間に余裕があれば、図５に示すパッド列１４１と同様に、パッケージ基板６０のボンドフィンガー列を１列にしてもよい。この場合、電源電圧用ボンドフィンガーと接地電位用ボンドフィンガーとの間にアドレス信号用ボンドフィンガーが配置される。
【実施例１】
【００７７】
本実施例は、２つの半導体装置をパッケージ基板の上に積層させたＰｏＰ構造の半導体パッケージの一例である。
【００７８】
本実施例の半導体パッケージの構成を説明する。図６は本実施例の半導体パッケージを上から見たときの上面図である。図７は本実施例の半導体パッケージを横から見たときの側面図である。図６および図７では、半導体チップを覆う樹脂を図に示すことを省略している。図６において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。また、パッケージ基板６２の主面に垂直な方向をＺ軸方向とする。
【００７９】
図７に示すように、パッケージ基板６２の上に半導体チップ１６ａおよび半導体チップ１６ｂが順に積層されている。半導体チップ１６ａ、１６ｂはＤＲＡＭチップである。図６および図７に示すように、半導体チップ１６ａのパッド部分を露出させるために、半導体チップ１６ｂは、半導体チップ１６ａにぴったり重なる位置からＸ軸方向に少しずれた位置に配置されている。
【００８０】
本実施例では、半導体チップ１６ａ、１６ｂのそれぞれは、第１の実施形態で説明した半導体装置１２において、パッド列１４１のパッドとパッド列１４２のパッドのＹ軸方向の位置を一致させた構成である。例えば、半導体チップ１６ａにおいて、パッド列１４１ａのＶｓｓパッド２０６ａとパッド列１４２ａのＶｓｓパッド１０５ａのそれぞれのＹ軸方向の位置が一致している。なお、図６に示す半導体チップ１６ａでは、図１に示した半導体装置１２と比べて、Ｖｄｄパッド２０１ａとＶｓｓパッド２０６ａのＹ軸方向の位置が逆になっているが、いずれの構成であってもよい。このことは、半導体チップ１６ｂについても同様である。
【００８１】
半導体チップ１６ａにおいて、複数のＶｓｓパッドがＲＤＬ配線１３２ａで相互に接続されており、複数のＶｄｄパッドがＲＤＬ配線１３１ａで相互に接続されている。この構成は、半導体チップ１６ｂについても同様である。
【００８２】
パッケージ基板６２は、第１の実施形態で説明したパッケージ基板６０において、Ｘ軸方向に対してボンドフィンガー列１５１、１５２の位置を逆にした構成である。パッケージ基板６２では、ボンドフィンガー列１５１のボンドフィンガー２１１、２１６のＹ軸方向の位置を、半導体チップ１６ａ、１６ｂのパッドＶｄｄパッド２０１ａ、２０１ｂとＶｓｓパッド２０６ａ、２０６ｂの位置に対応させている。
【００８３】
パッケージ基板６２において、複数の接地電位用ボンドフィンガーが配線を介して相互に接続されており、複数の電源電圧用ボンドフィンガーが配線を介して相互に接続されている。接地電位用ボンドフィンガーの一部がビアプラグ５４に接続されている。
【００８４】
次に、半導体チップ１６ａ、１６ｂのパッドとパッケージ基板６２のボンドフィンガーとの接続構成について説明する。
【００８５】
ボンドフィンガー列１５１のアドレス信号用ボンドフィンガーＡ１〜Ａ４のそれぞれがワイヤ２２７を介して半導体チップ１６ｂのアドレス信号用パッドＡ１〜Ａ４のそれぞれと接続されている。また、半導体チップ１６ｂのアドレス信号用パッドＡ１〜Ａ４のそれぞれは、半導体チップ１６ａのアドレス信号用パッドＡ１〜Ａ４のそれぞれとワイヤ２２８を介して接続されている。この構成により、パッケージ基板６２から送出されたアドレス信号は、ワイヤ２２７を介して半導体チップ１６ｂに供給されるとともに、ワイヤ２２７、半導体チップ１６ｂのアドレス信号用パッドおよびワイヤ２２８を介して半導体チップ１６ａに供給される。
【００８６】
ボンドフィンガー列１５２の接地電位用ボンドフィンガーＧおよび電源電圧用ボンドフィンガーＶのそれぞれが半導体チップ１６ａのパッド列１４２ａのＶｓｓパッドおよびＶｄｄパッドのそれぞれとワイヤ１２８を介して接続されている。半導体チップ１６ａのＶｓｓパッド２０６ａと半導体チップ１６ｂのＶｓｓパッド１０５ｂがワイヤ１２９を介して接続されている。半導体チップ１６ａのＶｄｄパッド２０１ａと半導体チップ１６ｂのＶｄｄパッド１０４ｂがワイヤ１２９を介して接続されている。
【００８７】
この構成により、パッケージ基板６２から供給される電源電圧は、ワイヤ１２８を介して半導体チップ１６ａに印加されるとともに、ワイヤ１２８、半導体チップ１６ａのＶｄｄパッドおよびＲＤＬ配線１３１ａならびにワイヤ１２９を介して半導体チップ１６ｂに印加される。また、パッケージ基板６２から供給される接地電位は、ワイヤ１２８を介して半導体チップ１６ａに印加されるとともに、ワイヤ１２８、半導体チップ１６ａのＶｓｓパッドおよびＲＤＬ配線１３２ａならびにワイヤ１２９を介して半導体チップ１６ｂに印加される。
【００８８】
図７に示すように、ワイヤ２２７が下側の半導体チップ１６ａではなく、上側の半導体チップ１６ｂに接続されているため、ワイヤ２２７が大きく弧を描いている。また、ボンドフィンガー列１５２がボンドフィンガー列１５１に比べて半導体チップ１６ａの外周に近い側に位置しているため、ボンドフィンガー列１５２に配置されたボンドフィンガーと半導体チップ１６ａのパッド列１４２ａの補助パッドとの距離が近くなり、ワイヤ１２８の弧はワイヤ２２７に比べて小さくなっている。
【００８９】
図７を参照してワイヤ２２７とワイヤ１２８の弧を見比べると、パッケージ基板６２から最高点までの弧の軌跡について、Ｚ軸に対する角度が近い値であり、これら２つの弧が相似の関係になっている。そのため、ワイヤ２２７とワイヤ１２８のパッケージ基板６２からの立ち上がり部分で、これら２種類のワイヤが絶縁性を保ちながら、平行に寄り添っている。信号用ワイヤが、ＶｄｄワイヤまたはＶｓｓワイヤとＺ軸方向に寄り添う状態となる。本実施例の場合、信号用ワイヤおよびＶｄｄワイヤの距離と、信号用ワイヤおよびＶｓｓワイヤの距離とが完全に一致するわけではないが、少なくともＳ：Ｇ比が４：１より改善される効果が得られる。
【００９０】
本実施例では、２つの半導体チップが積層される半導体パッケージにおいて、ＶｄｄワイヤおよびＶｓｓワイヤのそれぞれと信号用ワイヤとをなるべく近づけることで、Ｓ−Ｇ間ループインダクタンスを低減できる。
【００９１】
なお、図１に示したパッケージ基板６０についても、パッケージ基板６２のように、ボンドフィンガー列１５１、１５２のＸ軸方向の位置を逆にしてもよい。この場合、半導体チップ１６ａと同様に、半導体装置１２のパッド列１４１とパッド列１４２のそれぞれのパッドのＹ軸方向の位置が一致していても、信号用ワイヤとＶｄｄワイヤまたはＶｓｓワイヤとが接触することを抑制するだけでなく、信号用ワイヤをＶｄｄワイヤおよびＶｓｓワイヤとＺ軸方向に近づくことになり、第１の実施形態と同様な効果が得られる。
【実施例２】
【００９２】
本実施例は、２つの半導体装置をパッケージ基板の上に積層させたＰｏＰ構造の半導体パッケージの別の構成例である。
【００９３】
本実施例の半導体パッケージの構成を説明する。実施例１と同様な構成についての詳細な説明を省略し、実施例１と異なる点について詳細に説明する。
【００９４】
図８は本実施例の半導体パッケージを上から見たときの上面図である。図９は本実施例の半導体パッケージを横から見たときの側面図である。図８および図９では、半導体チップを覆う樹脂を図に示すことを省略している。図６と同様に、図８において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。また、パッケージ基板６２の主面に垂直な方向をＺ軸方向とする。
【００９５】
図９に示すように、パッケージ基板６２の上に半導体チップ１８ａおよび半導体チップ１８ｂが順に積層されている。半導体チップ１８ａ、１８ｂはＤＲＡＭチップである。実施例１と同様に、半導体チップ１８ａのパッド部分を露出させるために、半導体チップ１８ｂは、半導体チップ１８ａにぴったり重なる位置からＸ軸方向に少しずれた位置に配置されている。
【００９６】
本実施例では、半導体チップ１８ａは、実施例１で説明した半導体チップ１６ａにおいて、パッド列１４１ａのパッドとパッド列１４２ａのパッドそれぞれについて、Ｙ軸方向の位置をずらせた構成である。例えば、半導体チップ１６ａにおいて、パッド列１４１ａのＶｓｓパッド２０６ａの重心とパッド列１４２ａのＶｓｓパッド１０５ａの重心のそれぞれのＹ軸方向の位置が一致していない。パッドの重心とは、四角形状のパッドにおいて、２本の対角線の交点である。
【００９７】
Ｙ軸方向に対して、パッド列１４１ａのアドレス信号用パッドＡ１〜Ａ４のそれぞれの重心が、パッド列１４２ａにおいて、隣り合うＶｓｓパッドとＶｄｄパッドのそれぞれの重心の間に位置している。図８に示す例では、信号用パッドＡ１〜Ａ４のそれぞれの重心が隣り合うＶｓｓパッドとＶｄｄパッドのそれぞれの重心の中間点に位置している。
【００９８】
なお、半導体チップ１８ｂも、上述した、半導体チップ１８ａの構成と同様であるため、その詳細な説明を省略する。
【００９９】
次に、半導体チップ１８ａ、１８ｂのパッドとパッケージ基板６２のボンドフィンガーとの接続構成について説明する。
【０１００】
実施例１では、ボンドフィンガー列１５１のボンドフィンガーが上側の半導体チップのパッド列１４１ｂのパッドと接続されていたが、本実施例では、ボンドフィンガー列１５１に配置されたボンドフィンガーが下側の半導体チップ１８ａのパッド列１４１ａのパッドと接続されている。
【０１０１】
ボンドフィンガー列１５１のアドレス信号用ボンドフィンガーＡ１〜Ａ４のそれぞれがワイヤ２２９を介して半導体チップ１８ａのアドレス信号用パッドＡ１〜Ａ４のそれぞれと接続されている。他の接続構成は、実施例１と同様である。
【０１０２】
この構成により、パッケージ基板６２から送出されたアドレス信号は、ワイヤ２２９を介して半導体チップ１８ａに供給されるとともに、ワイヤ２２９、半導体チップ１８ａのアドレス信号用パッドおよびワイヤ２２８を介して半導体チップ１８ｂに供給される。パッケージ基板６２から半導体装置１８ａ、１８ｂのそれぞれに供給される電源電圧および接地電位の経路は、実施例１と同様である。
【０１０３】
図９に示すように、ワイヤ２２９が下側の半導体チップ１８ａに接続されているため、ワイヤ２２９によって描かれる弧が図７に示したワイヤ２２７よりも小さくなっている。その結果、ワイヤ２２９とワイヤ１２８との距離がワイヤ２２７の場合よりも、小さくなる。そのため、信号用ワイヤに対する、ＶｄｄワイヤおよびＶｓｓワイヤによるループインダクタンスの低減効果が向上する。
【０１０４】
また、Ｚ軸方向にワイヤ２２９がワイヤ２２７よりもワイヤ１２８に近くなることで、ワイヤ同士が接触するおそれがあっても、本実施例のように、Ｙ軸方向に対して、信号用パッドの重心が２つの補助パッドのそれぞれの重心の間に位置しているため、ワイヤ２２９とワイヤ１２８がＹ軸方向にずれる。その結果、ワイヤ２２９とワイヤ１２８とが接触してしまうことが抑制される。さらに、Ｖｄｄパッドに接続されたワイヤ１２８とＶｓｓパッドに接続されたワイヤ１２８がワイヤ２２９を挟むように配置されるため、信号用ワイヤにＶｄｄワイヤおよびＶｓｓワイヤがＹ軸方向に寄り添う状態となる。
【０１０５】
本実施例では、２つの半導体チップが積層される半導体パッケージにおいて、半導体装置内の信号用パッドと補助パッドとを千鳥足状に配置にすることで、ＶｄｄワイヤおよびＶｓｓワイヤの間に信号用ワイヤが並走するように配置される。その結果、実施例１よりも、ＶｄｄワイヤおよびＶｓｓワイヤのそれぞれと信号用ワイヤとを近づけることができるので、Ｓ−Ｇ間ループインダクタンスを低減できる。
なお、本実施例のパッド配置方法を、実施例１、第１および第２の実施形態のいずれにも適用することが可能である。
【符号の説明】
【０１０６】
１２、１４、１９ 半導体装置
１６ａ、１６ｂ、１８ａ、１８ｂ 半導体チップ
６０、６２ パッケージ基板
１０２〜１０４ Ｖｄｄパッド
１０５〜１０７ Ｖｓｓパッド
１１２〜１１７ ボンドフィンガー
１２２〜１２７ ワイヤ
１３１〜１３３ ＲＤＬ配線
１４１、１４２ パッド列
１５１、１５２ ボンドフィンガー列
【特許請求の範囲】
【請求項１】
所定の方向に交互に配置された信号用パッドおよび補助パッドのそれぞれが複数設けられた半導体装置と、
前記所定の方向に配置され、前記信号用パッドに信号を供給するための信号用ボンドフィンガー、前記補助パッドに電源電圧を供給するための電源電圧用ボンドフィンガーおよび前記補助パッドに接地電位を供給するための接地電位用ボンドフィンガーのそれぞれが複数設けられ、前記半導体装置が搭載されるパッケージ基板と、を有し、
複数の前記信号用パッドのそれぞれが複数の前記信号用ボンドフィンガーのそれぞれと第１のワイヤを介して接続され、
複数の前記電源電圧用ボンドフィンガーおよび複数の前記接地電位用ボンドフィンガーのそれぞれが複数の前記補助パッドのそれぞれと第２のワイヤを介して接続され、
前記第１のワイヤが、前記電源電圧用ボンドフィンガーに接続された第２のワイヤと前記接地電位用ボンドフィンガーに接続された第２のワイヤとの間に配置されていることを特徴とする、半導体パッケージ。
【請求項２】
請求項１記載の半導体パッケージにおいて、
複数の前記信号用パッドが前記所定の方向に平行な第１のパッド列に配置され、
複数の前記補助パッドが前記第１のパッド列に配置されている、半導体パッケージ。
【請求項３】
請求項１記載の半導体パッケージにおいて、
複数の前記信号用パッドが前記所定の方向に平行な第１のパッド列に配置され、
複数の前記補助パッドが、前記第１のパッド列に平行で該第１のパッド列とは異なる第２のパッド列に配置されている、半導体パッケージ。
【請求項４】
請求項３記載の半導体パッケージにおいて、
複数の前記信号用ボンドフィンガーが前記第１のパッド列に平行な第１のボンドフィンガー列に配置され、
複数の前記電源電圧用ボンドフィンガーおよび複数の前記接地電位用ボンドフィンガーが、前記第１のボンドフィンガー列に平行で該第１のボンドフィンガー列とは異なる第２のボンドフィンガー列に配置され、
前記第２のパッド列が前記第１のパッド列よりも前記半導体装置の外周に近い側に配置され、
前記第１のボンドフィンガー列が前記第２のボンドフィンガー列よりも前記半導体装置の外周に近い側に配置されていることを特徴とする半導体パッケージ。
【請求項５】
請求項１記載の半導体パッケージにおいて、
複数の前記信号用パッドが前記所定の方向に平行な第１のパッド列に配置され、
前記複数の補助パッドのうち、前記電源電圧用ボンドフィンガーに前記第２のワイヤを介して接続された補助パッドである電源電圧用補助パッドが、前記第１のパッド列に平行で該第１のパッド列とは異なる第２のパッド列に配置され、
前記複数の補助パッドのうち、前記接地電位用ボンドフィンガーに前記第２のワイヤを介して接続された補助パッドである接地電位用補助パッドが、前記第１および第２のパッド列とは異なる第３のパッド列に配置されていることを特徴とする半導体パッケージ。
【請求項６】
請求項１から５のいずれか１項記載の半導体パッケージにおいて、
前記所定の方向に対して、前記電源電圧用ボンドフィンガーおよび前記接地電位用ボンドフィンガーのそれぞれは、複数の前記信号用ボンドフィンガーのうち、隣り合う２つの信号用ボンドフィンガーの間に配置されていることを特徴とする半導体パッケージ。
【請求項７】
請求項１から６のいずれか１項記載の半導体パッケージにおいて、
複数の前記補助パッドは、複数の前記信号用パッドが形成された第１の導電性層の上に絶縁膜を介して設けられる第２の導電性層に形成されていることを特徴とする半導体パッケージ。
【請求項８】
請求項５記載の半導体パッケージにおいて、
前記複数の補助パッドは、前記複数の信号用パッドが形成された第１の導電性層の上に絶縁膜を介して設けられる第２の導電性層に形成され、
複数の前記電源電圧用補助パッドが前記第２の導電性層に形成された第１の配線で接続され、複数の前記接地電位用補助パッドが前記第２の導電性層に形成された第２の配線で接続されていることを特徴とする半導体パッケージ。
【請求項９】
請求項１から８のいずれか１項記載の半導体パッケージにおいて、
前記半導体装置が複数のメモリ素子を有し、
複数の前記信号用パッドは、前記複数のメモリ素子のうち、いずれか１つのメモリ素子を特定するためのアドレス信号、または、前記複数のメモリ素子に対して書き込みまたは読み出しを指示するためのコマンド信号が複数の前記信号用ボンドフィンガーから入力されるパッドであることを特徴とする半導体パッケージ。
【請求項１０】
複数の信号用パッドが所定の方向に配置された第１のパッド列と、複数の補助パッドが該第１のパッド列と平行に配置された第２のパッド列とを含む第１の半導体装置と、
前記第１の半導体装置の上に搭載され、複数の信号用パッドが前記第１のパッド列に平行に配置された第３のパッド列と、複数の補助パッドが該第３のパッド列と平行に配置された第４のパッド列とを含む第２の半導体装置と、
前記第１および前記第２の半導体装置が順に搭載され、前記複数の信号用パッドに信号を供給するための複数の信号用ボンドフィンガーが前記第１のパッド列に平行に配置された第１のボンドフィンガー列と、電源電圧が印加される電源電圧用ボンドフィンガーおよび接地電位が印加される接地電位用ボンドフィンガーが交互に前記第１のボンドフィンガー列と平行に配置された、該第１のボンドフィンガー列とは異なる第２のボンドフィンガー列とを含むパッケージ基板と、を有し、
前記第２のパッド列が前記第１のパッド列よりも前記第１の半導体装置の外周に近い側に配置され、前記第２のボンドフィンガー列が前記第１のボンドフィンガー列よりも前記第１の半導体装置の外周に近い側に配置され、
前記複数の信号用ボンドフィンガーのそれぞれが、前記第１のパッド列または前記第３のパッド列に配置された複数の信号用パッドのそれぞれと第１のワイヤを介して接続され、
前記第１のパッド列に配置された複数の信号用パッドのそれぞれが前記第３のパッド列に配置された複数の信号用パッドのそれぞれと第２のワイヤを介して接続され、
前記電源電圧用ボンドフィンガーおよび前記接地電位用ボンドフィンガーのそれぞれが前記第２のパッド列に配置された複数の補助パッドのそれぞれと第３のワイヤを介して接続されていることを特徴とする、半導体パッケージ。
【請求項１１】
請求項１０記載の半導体パッケージにおいて、
前記所定の方向に対して、前記複数の信号用パッドのそれぞれの重心が、前記複数の補助パッドのうち、隣り合う２つの補助パッドのそれぞれの重心の間に位置していることを特徴とする半導体パッケージ。
【請求項１】
所定の方向に交互に配置された信号用パッドおよび補助パッドのそれぞれが複数設けられた半導体装置と、
前記所定の方向に配置され、前記信号用パッドに信号を供給するための信号用ボンドフィンガー、前記補助パッドに電源電圧を供給するための電源電圧用ボンドフィンガーおよび前記補助パッドに接地電位を供給するための接地電位用ボンドフィンガーのそれぞれが複数設けられ、前記半導体装置が搭載されるパッケージ基板と、を有し、
複数の前記信号用パッドのそれぞれが複数の前記信号用ボンドフィンガーのそれぞれと第１のワイヤを介して接続され、
複数の前記電源電圧用ボンドフィンガーおよび複数の前記接地電位用ボンドフィンガーのそれぞれが複数の前記補助パッドのそれぞれと第２のワイヤを介して接続され、
前記第１のワイヤが、前記電源電圧用ボンドフィンガーに接続された第２のワイヤと前記接地電位用ボンドフィンガーに接続された第２のワイヤとの間に配置されていることを特徴とする、半導体パッケージ。
【請求項２】
請求項１記載の半導体パッケージにおいて、
複数の前記信号用パッドが前記所定の方向に平行な第１のパッド列に配置され、
複数の前記補助パッドが前記第１のパッド列に配置されている、半導体パッケージ。
【請求項３】
請求項１記載の半導体パッケージにおいて、
複数の前記信号用パッドが前記所定の方向に平行な第１のパッド列に配置され、
複数の前記補助パッドが、前記第１のパッド列に平行で該第１のパッド列とは異なる第２のパッド列に配置されている、半導体パッケージ。
【請求項４】
請求項３記載の半導体パッケージにおいて、
複数の前記信号用ボンドフィンガーが前記第１のパッド列に平行な第１のボンドフィンガー列に配置され、
複数の前記電源電圧用ボンドフィンガーおよび複数の前記接地電位用ボンドフィンガーが、前記第１のボンドフィンガー列に平行で該第１のボンドフィンガー列とは異なる第２のボンドフィンガー列に配置され、
前記第２のパッド列が前記第１のパッド列よりも前記半導体装置の外周に近い側に配置され、
前記第１のボンドフィンガー列が前記第２のボンドフィンガー列よりも前記半導体装置の外周に近い側に配置されていることを特徴とする半導体パッケージ。
【請求項５】
請求項１記載の半導体パッケージにおいて、
複数の前記信号用パッドが前記所定の方向に平行な第１のパッド列に配置され、
前記複数の補助パッドのうち、前記電源電圧用ボンドフィンガーに前記第２のワイヤを介して接続された補助パッドである電源電圧用補助パッドが、前記第１のパッド列に平行で該第１のパッド列とは異なる第２のパッド列に配置され、
前記複数の補助パッドのうち、前記接地電位用ボンドフィンガーに前記第２のワイヤを介して接続された補助パッドである接地電位用補助パッドが、前記第１および第２のパッド列とは異なる第３のパッド列に配置されていることを特徴とする半導体パッケージ。
【請求項６】
請求項１から５のいずれか１項記載の半導体パッケージにおいて、
前記所定の方向に対して、前記電源電圧用ボンドフィンガーおよび前記接地電位用ボンドフィンガーのそれぞれは、複数の前記信号用ボンドフィンガーのうち、隣り合う２つの信号用ボンドフィンガーの間に配置されていることを特徴とする半導体パッケージ。
【請求項７】
請求項１から６のいずれか１項記載の半導体パッケージにおいて、
複数の前記補助パッドは、複数の前記信号用パッドが形成された第１の導電性層の上に絶縁膜を介して設けられる第２の導電性層に形成されていることを特徴とする半導体パッケージ。
【請求項８】
請求項５記載の半導体パッケージにおいて、
前記複数の補助パッドは、前記複数の信号用パッドが形成された第１の導電性層の上に絶縁膜を介して設けられる第２の導電性層に形成され、
複数の前記電源電圧用補助パッドが前記第２の導電性層に形成された第１の配線で接続され、複数の前記接地電位用補助パッドが前記第２の導電性層に形成された第２の配線で接続されていることを特徴とする半導体パッケージ。
【請求項９】
請求項１から８のいずれか１項記載の半導体パッケージにおいて、
前記半導体装置が複数のメモリ素子を有し、
複数の前記信号用パッドは、前記複数のメモリ素子のうち、いずれか１つのメモリ素子を特定するためのアドレス信号、または、前記複数のメモリ素子に対して書き込みまたは読み出しを指示するためのコマンド信号が複数の前記信号用ボンドフィンガーから入力されるパッドであることを特徴とする半導体パッケージ。
【請求項１０】
複数の信号用パッドが所定の方向に配置された第１のパッド列と、複数の補助パッドが該第１のパッド列と平行に配置された第２のパッド列とを含む第１の半導体装置と、
前記第１の半導体装置の上に搭載され、複数の信号用パッドが前記第１のパッド列に平行に配置された第３のパッド列と、複数の補助パッドが該第３のパッド列と平行に配置された第４のパッド列とを含む第２の半導体装置と、
前記第１および前記第２の半導体装置が順に搭載され、前記複数の信号用パッドに信号を供給するための複数の信号用ボンドフィンガーが前記第１のパッド列に平行に配置された第１のボンドフィンガー列と、電源電圧が印加される電源電圧用ボンドフィンガーおよび接地電位が印加される接地電位用ボンドフィンガーが交互に前記第１のボンドフィンガー列と平行に配置された、該第１のボンドフィンガー列とは異なる第２のボンドフィンガー列とを含むパッケージ基板と、を有し、
前記第２のパッド列が前記第１のパッド列よりも前記第１の半導体装置の外周に近い側に配置され、前記第２のボンドフィンガー列が前記第１のボンドフィンガー列よりも前記第１の半導体装置の外周に近い側に配置され、
前記複数の信号用ボンドフィンガーのそれぞれが、前記第１のパッド列または前記第３のパッド列に配置された複数の信号用パッドのそれぞれと第１のワイヤを介して接続され、
前記第１のパッド列に配置された複数の信号用パッドのそれぞれが前記第３のパッド列に配置された複数の信号用パッドのそれぞれと第２のワイヤを介して接続され、
前記電源電圧用ボンドフィンガーおよび前記接地電位用ボンドフィンガーのそれぞれが前記第２のパッド列に配置された複数の補助パッドのそれぞれと第３のワイヤを介して接続されていることを特徴とする、半導体パッケージ。
【請求項１１】
請求項１０記載の半導体パッケージにおいて、
前記所定の方向に対して、前記複数の信号用パッドのそれぞれの重心が、前記複数の補助パッドのうち、隣り合う２つの補助パッドのそれぞれの重心の間に位置していることを特徴とする半導体パッケージ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１０４７０７（Ｐ２０１２−１０４７０７Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１０−２５２９１３（Ｐ２０１０−２５２９１３）
【出願日】平成２２年１１月１１日（２０１０．１１．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２２年１１月１１日（２０１０．１１．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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