半導体集積回路装置
【課題】フリップチップ構造を有する半導体集積回路装置において、パッドからチップ内部素子へ加わる応力の影響に起因するタイミング信頼性の劣化を低コストで防止する。
【解決手段】フリップチップ構造を有する半導体集積回路装置において、応力の影響を受ける半導体チップ１０１の外周列におけるパッド１０２の構造及び配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトする。
【解決手段】フリップチップ構造を有する半導体集積回路装置において、応力の影響を受ける半導体チップ１０１の外周列におけるパッド１０２の構造及び配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ構造を有する半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年の半導体製造技術の微細化に伴い、ＬＳＩを構成するトランジスタ数は増加の一途を辿っている。また、ＬＳＩの構成要素が増加するに連れて、チップ面積の増加が懸念されており、チップ面積を抑制することがコスト面から見て最も重要な課題の１つとなっている。一方、ＬＳＩとパッケージとの接続方式として、ワイヤーボンディング方式が一般的に用いられてきた。この実装形態を用いた場合、ＬＳＩの構造はＩＯセルをチップ周辺に配置した構造となる。この構造を用いた場合の課題として、ＩＯセル数に依存してチップ面積が増大することが挙げられる。さらに、前述のようなワイヤーボンディング方式を用いた場合、ＩＯセルに対してワイヤーを圧着する必要があると共に、この圧着によってＩＯセルが破壊されないように、ＩＯセルを一定の大きさ以上にして強度を保つ必要がある。また、圧着にはある程度の面積が必要であるため、物理的にもＩＯセルを小さくできないという制限がある。これらの原因により、微細プロセスにおいては、チップのＩＯセル数が多くなるとＩＯセルによってチップ面積が決まってしまう。このため、内部ロジックの配置合成手法などを用いて面積削減に取り組んだとしても、全体としてチップ面積の削減に結びつかなくなる。
【０００３】
以上に述べた課題の解決策としてフリップチップ構造が用いられている。
【０００４】
図１８に示すように、フリップチップ接続に用いるチップ（ＬＳＩ）２１の平面構造によると、チップ２１の全面に複数のパッド１２が配置されていると共に、チップ２１の周縁部にＩＯセル１１が配置されている。ＩＯセル１１とパッド１２とが再配線と呼ばれる配線１３を介して電気的に接続されている。
【０００５】
図１９に示すように、図１８に示したチップ２１をパッケージ２２とフリップチップ接続を行った断面構造によると、チップ２１は、パッケージ２２の表面にフェースダウンで搭載されると共にパッド１２を通じてパッケージ２２と電気的に接続される。また、パッケージ２２の表面においてチップ２１は樹脂２３によって被覆されており、パッケージ２２の裏面には外部電極２４が設けられている。このように、フリップチップ構造を用いることにより、ＩＯセルに対してワイヤリングを行う必要が無くなるため、ＩＯセルを従来構造と比較して小さく形成することができる。また、ＩＯセル自体をチップ２１の周縁部、つまりＬＳＩの周辺に配置する必要がなくなる。このため、ワイヤーボンディング方式での課題、つまり、ＩＯセルがＬＳＩの面積を決定してしまうという課題を解決することが可能となる。尚、以下の説明においては、フリップチップ方式でチップ全面に配置したパッドを特にエリアパッドと称する。
【０００６】
ところで、フリップチップ方式を用いる上で対応すべき課題として、ＬＳＩ（チップ）表面に配置したエリアパッドからＬＳＩ内部素子へ加わる応力の影響が挙げられる。具体的には、エリアパッドを通じてＬＳＩに外部応力が加わるため、ＬＳＩ上にはエリアパッドの配置に対応して応力の加わる部分と加わらない部分とが混在することになる。また、チップ面内の応力分布について、チップとインターポーザの温度依存による伸縮量の差が存在することにより、チップの外周部により強い応力がかかる傾向がある。ここで、ＬＳＩに応力が加わることに起因する影響として、エリアパッド直下に存在するトランジスタの特性が変化することが懸念されている。すなわち、この影響によりＬＳＩのトランジスタの動作速度が不均一となるので、この影響を考慮しなければ、ＬＳＩの動作タイミングが影響を受けるため、ＬＳＩ機能動作不良及び歩留り等について大きな問題が生じてしまう。
【０００７】
この課題を解決する方法として、例えば、半導体チップ及びインターポーザの四隅部又は対角線上に設けられたダミー端子を備える手法が提案されている（例えば、特許文献１参照）。また、例えば、アライメントマークとして機能するマーク開口を用いてダミーバンプ電極を備える手法が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−６０５８７号公報
【特許文献２】特開２００５−１２０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１の方法は、チップの四隅部及び対角線上に対する応力緩和の手法であって、チップの外周部全体の応力に対する対策は講じられていない。
【００１０】
また、特許文献２の方法は、チップの四隅部に配置されることが多いアライメントマークをダミーバンプ電極として用いる方法であるが、その個数が少ないため、チップの外周部の応力を抑制する大きな効果は期待できない。
【００１１】
前記に鑑み、本発明の目的は、フリップチップ構造を有する半導体集積回路装置において、コストを抑制しながら、半導体チップの表面に配置したパッドから半導体チップの内部素子へ加わる応力の影響について、特に応力値の大きなチップの外周部の応力の影響を低減し、それにより、トランジスタの動作速度のばらつき等に起因するタイミング性能の劣化及び機能誤動作を防止することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本願発明者は、ＬＳＩ設計の段階でパッドからの応力に対応した処置を行うことによって当該応力の影響を受けにくくする方策について、鋭意検討を重ねた。その結果、応力の影響を受ける半導体チップの外周列のパッド配置位置、パッド下側のセルの配置位置、又はパッドの開口形状等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトしておくという技術的思想を見出した。
【００１３】
具体的には、本発明の第１の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、半導体チップの表面上に形成された複数のパッドと、半導体チップの表面上に形成され、且つ複数の入出力セルの少なくとも一部と複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、複数のパッドは、半導体チップの外周列に形成されたパッドと、半導体チップの内周列に形成されたパッドとからなり、複数のパッドの各々の上には、樹脂保護膜が形成されており、外周列に形成されたパッド上の樹脂保護膜の形状は、内周列に形成されたパッド上の樹脂保護膜の形状と異なることを特徴とする。
【００１４】
具体的には、本発明の第２の半導体集積回路装置は、第１の半導体集積回路装置において、樹脂保護膜には、複数のパッドの各々の上に開口部が形成されており、外周列に形成されたパッド上の開口部の開口径は、内周列に形成されたパッド上の開口部の開口径と異なることを特徴とする。
【００１５】
具体的には、本発明の第３の半導体集積回路装置は、第２の半導体集積回路装置において、外周列に形成されたパッド上の開口部の開口径は、内周列に形成されたパッド上の開口部の開口径よりも小さいことを特徴とする。
【００１６】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口径を小さくすることにより、フリップチップ接合による応力の影響を受ける範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００１７】
具体的には、本発明に係る第４の半導体集積回路装置は、第３の半導体集積回路装置において、外周列に形成されたパッド上の開口部の開口径は、内周列に形成されたパッド上の開口部の開口径よりも大きいことを特徴とする。
【００１８】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００１９】
具体的には、本発明に係る第５の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの上面は、樹脂保護膜に覆われていることを特徴とする。
【００２０】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜を開口しないことにより、フリップチップ接合による応力の影響を縮小することが可能である。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２１】
具体的には、本発明に係る第６の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、開口部が形成されており、外周列に形成されたパッド上の開口部の開口形状は、リング型形状であることを特徴とする。
【００２２】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状がリング型形状とすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。ここで、リング型形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策として可能である。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２３】
具体的には、本発明の第７の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、開口部が形成されており、外周列に形成されたパッド上の開口部の開口形状は、アレイ状に並んだ複数個の開口が形成された形状であることを特徴とする。
【００２４】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状を、アレイ状に並んだ複数個の開口が形成された形状にすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。また、半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２５】
具体的には、本発明の第８の半導体集積回路装置は、第６の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、リング型形状の内側にアレイ状に並んだ複数個の開口がさらに形成されていることを特徴とする。
【００２６】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状がリング型形状及びそのリング型形状の内側にアレイ状に並んだ複数個の開口がさらに形成されていることにより、フリップチップ接合による応力の影響を縮小することが可能とする。パッド上の樹脂保護膜の開口部をリング型形状とする際は、外周一列のみでなく、２列、３列と、適宜複数のリング形状とすることにより、応力を緩和する対策としてもよい。パッド上の樹脂保護膜においてアレイ状に並んだ複数個の開口を形成する際は、その開口を、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２７】
具体的には、本発明に係る第９の半導体集積回路装置は、第６の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、リング型形状の外側に複数個の開口がさらに形成されていることを特徴とする。
【００２８】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状がリング型形状であって、そのリング型形状の外側に複数個の開口がさらに形成されていることにより、フリップチップ接合による応力の影響を縮小することが可能とする。パッド上の樹脂保護膜の開口部をリング型形状とする際は、外周一列のみでなく、２列、３列と、適宜複数のリング形状とすることにより、応力を緩和する対策としてもよい。リング型形状の外側に複数個の開口をさらに形成する際は、その開口を、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２９】
具体的には、本発明に係る第１０の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの径は、内周列に形成されたパッドの径よりも大きいことを特徴とする。
【００３０】
より応力の影響を受けやすい半導体チップの外周列のパッドの径を大きくすることにより、フリップチップ接合による応力を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３１】
具体的には、本発明に係る第１１の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの径は、内周列に形成されたパッドの径よりも小さいことを特徴とする。
【００３２】
より応力の影響を受けやすい半導体チップの外周列のパッドの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３３】
具体的には、本発明に係る第１２の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッド上に配置されるバンプの径は、内周列に形成されたパッド上に配置されるバンプの径よりも大きいことを特徴とする。
【００３４】
より応力の影響を受けやすい半導体チップの外周列のバンプの径を大きくすることにより、フリップチップ接合による応力を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３５】
具体的には、本発明に係る第１３の半導体集積回路装置は、外周列に形成されたパッド上に配置されるバンプの径は、内周列に形成されたパッド上に配置されるバンプの径よりも小さいことを特徴とする。
【００３６】
より応力の影響を受けやすい半導体チップの外周列のバンプの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３７】
具体的には、本発明に係る第１４の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの配置密度は、内周列に形成されたパッドの配置密度よりも高いことを特徴とする。
【００３８】
より応力の影響を受けやすい半導体チップの外周列のパッドの配置密度を密にすることにより、フリップチップ接合応力の影響を縮小することが可能である。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３９】
具体的には、本発明に係る第１５の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドが電源端子として使用されることを特徴とする。
【００４０】
より応力の影響を受けやすい半導体チップの外周列は、半導体チップ及びインターポーザの配線が混雑しがちな場所であり、接続されたパッドを電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００４１】
具体的には、本発明の第１６の半導体集積回路装置は、第１の半導体集積回路装置において、複数のパッドのうち半導体チップの四隅部に形成されたパッドの配置密度は、複数のパッドのうち半導体チップの四隅部以外に形成されたパッドの配置密度よりも高いことを特徴とする。
【００４２】
より応力の影響を受けやすい半導体チップの外周列且つ半導体チップの四隅部について、パッドの配置密度を密にすることにより、フリップチップ接合による応力の影響を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。半導体チップの四隅部の範囲は、半導体チップの四隅端から四角形の領域であっても三角形の領域に対してであっても対応可能である。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００４３】
具体的には、本発明に係る第１７の半導体集積回路装置は、第１の半導体集積回路装置において、複数のパッドのうち半導体チップの四隅部に形成されたパッドが電源端子として使用されることを特徴とする。
【００４４】
より応力の影響を受けやすい半導体チップの外周列且つ半導体チップの四隅部は、半導体チップ及びインターポーザの配線が混雑しがちな場所であり、パッド接続を電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００４５】
具体的には、本発明に係る第１８の半導体集積回路装置は、第１の半導体集積回路装置において、複数の入出力セルは、タイミングばらつきが生じても半導体チップに誤動作を引き起こさない第１種別のセルと、半導体チップの内部に形成され、且つタイミングばらつきが生じると半導体チップに誤動作を引き起こす第２種別のセルとからなり、外周列に形成されたパッドの下側に位置する半導体チップの内部領域において、第１種別のセルの配置密度は第２種別のセルの配置密度よりも高いことを特徴とする。
【００４６】
ここで、「第１種別のセル」、つまり「タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル」とは、例えばクロック同期して動作していないセルが該当し、「第２種別のセル」、つまり「タイミングばらつきが生じると半導体チップに誤動作を引き起こすセル」とは、例えば高速クロック同期によってシビアなタイミングで動作しているセルが該当する。
【００４７】
この第１８の半導体集積回路装置によると、半導体チップの外周列のパッドの下側の半導体チップの内部領域において、タイミングばらつきが生じても半導体チップに誤動作を引き起こさない第１種別のセルの配置密度は、タイミングばらつきが生じると半導体チップに誤動作を引き起こす第２種別のセルの配置密度よりも高い。このため、半導体チップの表面に配置したパッドから半導体チップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、コストを抑制しつつ、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることにより、コストを抑制しながら、前述の効果を得ることができる。
【００４８】
具体的には、本発明に係る第１９の半導体集積回路装置は、第１の半導体集積回路装置において、半導体チップとフリップ接合するためのインターポーザをさらに備えることを特徴とする。
【００４９】
具体的には、本発明に係る第２０の半導体集積回路装置は、第１８の半導体集積回路装置において、外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも大きいことを特徴とする。
【００５０】
より応力の影響を受けやすい半導体チップの外周列のインターポーザ接合部の開口径を大きくすることにより、フリップチップ接合による応力を縮小することが可能である。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００５１】
具体的には、本発明に係る第２１の半導体集積回路装置は、第１８の半導体集積回路装置において、外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも小さいことを特徴とする。
【００５２】
より応力の影響を受けやすい半導体チップの外周列のはんだインターポーザ接合部の開口径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００５３】
本発明の第２２の半導体集積回路装置は、第１８の半導体集積回路装置において、半導体チップとフリップ接続したインターポーザ上の半導体チップの外周列において、半導体チップとインターポーザとを接合する樹脂材は、半導体チップの周囲及び半導体チップの外周列上部に塗布されていることを特徴とする。
【００５４】
より応力の影響を受けやすい外周列の半導体チップとインターポーザを接合する樹脂材が、半導体チップの周囲及び半導体チップの外周列上部に塗布された形状とすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【発明の効果】
【００５５】
以上説明したように、本発明によると、フリップチップ構造における半導体チップの外周列のパッドからの応力の影響を考慮したＬＳＩ設計及び半導体集積回路装置の構造を実現することが可能となる。このため、当該応力を原因とする半導体集積回路装置の不具合をコストを増加させることなく防止することができる。
【図面の簡単な説明】
【００５６】
【図１】図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図２】図２は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図３】図３は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図４】図４は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図５】図５は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図６】図６は、本発明の第４の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。
【図７】図７は、本発明の第４の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図８】図８は、本発明の第５の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。
【図９】図９は、本発明の第５の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図１０】図１０は、本発明の第６の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。
【図１１】図１１は、本発明の第６の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１２】図１２は、本発明の第７の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。
【図１３】図１３は、本発明の第８、１０、１７の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１４】図１４は、本発明の第９、１１、１８の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１５】図１５は、本発明の第１２、１３の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１６】図１６は、本発明の第１４、１５の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１７】図１７は、本発明の第１９の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図１８】図１８は、従来のフリップチップ構造を用いるチップの構成を示す平面図である。
【図１９】図１９は、従来のフリップチップ構造を用いたチップとパッケージとが接続された構成を示す断面図である。
【発明を実施するための形態】
【００５７】
以下、本発明の例示的な各実施形態について図面を参照しながら説明する。なお、以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００５８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００５９】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列においてパッド（パッドメタル）１０２上の樹脂保護膜１０３の開口径が半導体チップの内周列においてパッド１０２上の樹脂保護膜１０３の開口径よりも小開口径であることを特徴とする半導体集積回路装置について説明する。
【００６０】
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す平面図であり、図２は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【００６１】
図１における半導体チップ１０１上に、図２の断面図に示すようなパッド１０２がアレイ状に配置され、エリアパッド構造となっている。なお、特に図１は、半導体チップ１０１上に配置されたパッド１０２の形状を示しており、説明の便宜上、該パッド１０２上に形成されている樹脂保護膜１０３の部分を取り出して併せて示している。また、パッド１０２は、図示しないが半導体チップ１０１の周縁部に形成された入出力セル（図１８参照）の少なくとも一部と半導体チップ１０１に形成された配線を通じて電気的に接続されている。
【００６２】
図２に示すように、半導体チップ１０１の表面は、パッド１０２上に開口部１０３ｈｓ又は１０３ｈｒを有する樹脂保護膜１０３によって覆われており、パッド１０２の上には当該開口部１０３ｈｓ又は１０３ｈｒを埋めるようにバリアメタル１０６が形成されており、バリアメタル１０６上にはんだバンプ１０７が形成されている。はんだバンプ１０７を介して、インターポーザ基板１１０のインターポーザ接合部となる電極メタル１０９と電気的及び物理的に接合する構造が形成されている。半導体チップ１０１とインターポーザ基板１１０とは、インターポーザ樹脂材保護膜１０８、樹脂保護膜１０３及び窒化保護膜を介して、接合樹脂１１１によって物理的に接合された構造が形成されている。
【００６３】
ここで、図１に示すように、半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｓの開口径１０３ｓが、半導体チップ１０１の内部列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｒの開口径１０３ｒよりも小さくなっている。
【００６４】
より応力の影響を受けやすい半導体チップ１０１の外周列のパッド１０２上の樹脂保護膜１０３に設けられた開口部１０３ｈｓの開口径１０３ｓを小さくすることにより、フリップチップ接合による応力の影響を受ける範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【００６５】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００６６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００６７】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列においてパッド１０２上の樹脂保護膜１０３の開口径が半導体チップ１０１の内周列においてパッド１０２上の樹脂保護膜１０３の開口径よりも大開口径であることを特徴とする半導体集積回路装置について説明する。
【００６８】
図３は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す平面図であり、上記図２は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す断面図でもある。
【００６９】
図３に示すように、半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｒの開口径１０３ｒが、半導体チップ１０１の内部列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｓの開口径１０３ｓよりも大きくなっている。
【００７０】
より応力の影響を受けやすい半導体チップ１０１の外周列のパッド１０２上の樹脂保護膜１０３に設けられた開口部１０３ｈｒの開口径１０３ｒを大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【００７１】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００７２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００７３】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列に形成されたパッド１０２の上面は、樹脂保護膜１０３に覆われていることを特徴とする半導体集積回路装置について説明する。
【００７４】
図４は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す平面図であり、図５は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【００７５】
図４に示すように、複数の入出力セルを有する半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列においてパッド１０２上の樹脂保護膜１０３ａには開口部が形成されていない。すなわち、図５に示すように、半導体チップ１０１の外周列におけるパッド１０２上には、窒化保護膜１０５を介して、開口部が形成されていない樹脂保護膜１０３ａと、バリアメタル１０６とが順に形成されている。このように、本実施形態において、外周列に形成されたバンプ１０２は、入出力セルと電気的に接合しないダミーバンプとなっている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されているが、開口径及び開口部の大きさはこれに限定されるものではない。
【００７６】
より応力の影響を受けやすいチップの外周列のパッド１０２上の樹脂保護膜１０３ａには開口部を形成しないことにより、フリップチップ接合による応力そのものの影響を縮小することが可能である。半導体チップ１０１の外周列としては、図４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【００７７】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００７８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００７９】
本実施形態では、エリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１のパッド１０２上の樹脂保護膜１０３ｂの開口形状がリング型形状であることを特徴とする半導体集積回路装置について説明する。
【００８０】
図６は、本発明の第４の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図であり、図７は、本発明の第４の実施形態に係る半導体集積回路装置の構成を示す断面図であって、図６の中央部付近に対応する断面図である。
【００８１】
図６及び図７に示すように、複数の入出力セルを有する半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列においてパッド１０２は、パッド１０２上の樹脂保護膜１０３ｂに設けられた開口部１０３ｂｈの開口形状が、リング径１０３ｂｈｔのリング型形状となっている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されてもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
【００８２】
図６に示すパッド１０２上の樹脂保護膜１０３ｂに設けられた開口部１０３ｂｈの開口形状をリング型形状とし、より応力の影響を受けやすい半導体チップ１０１の外周列に配置することにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。そのリング型形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
【００８３】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００８４】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００８５】
本実施形態では、特にチップ外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上の樹脂保護膜１０３ｃには、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成された形状であることを特徴とする半導体集積回路装置について説明する。
【００８６】
図８は、本発明の第５の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図であり、図９は、本発明の第５の実施形態に係る半導体集積回路装置の構成を示す断面図であって、図８の中央部付近に対応する断面図である。
【００８７】
図８及び図９に示すように、半導体チップ１０１の外周列におけるパッド１０２上の樹脂保護膜１０３ｃには、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成されている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓを形成してもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
【００８８】
図８に示す小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成された形状を有するパッド１０２を、より応力の影響を受けやすい半導体チップの外周列に配置することにより、フリップチップ接合応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。また、小径の開口部１０３ｃｈの開口形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
【００８９】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００９０】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００９１】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上の樹脂保護膜１０３ｄに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、且つ、リング型形状の内側に、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成されていることを特徴とする半導体集積回路装置について説明する。すなわち、本実施形態は、上述した第４及び第５の実施形態の組み合わせを特徴とする。
【００９２】
図１０は、本発明の第６の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図であり、図１１は、本発明の第６の実施形態に係る半導体集積回路装置の構成を示す断面図であって、図１０の中央部付近に対応する断面図である。
【００９３】
図１０及び図１１に示すように、半導体チップ１０１の外周列におけるパッド１０２上の樹脂保護膜１０３ｄには、リング径１０３ｂｈｔのリング型形状の開口部１０３ｂｈが形成されていると共に、そのリング型形状の内部には、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成されている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されてもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
【００９４】
図１０及び図１１に示すパッド１０２上の樹脂保護膜１０３ｄに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、そのリング型形状の内側に複数の開口部１０３ｃｈがアレイ状に並んでいるパッド１０２を、半導体チップ１０１の外周列に配置することにより、フリップチップ接合による応力の影響を縮小することが可能である。パッド１０２上の樹脂保護膜１０３ｄに設ける開口部１０３ｂｈの開口形状をリング型形状とする際は、外周一列のみでなく、２列、３列と、複数のリング形状を適宜設けることにより、応力を緩和する対策としてもよい。そのリング型形状、及び小径の開口部１０３ｃｈの開口形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
【００９５】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００９６】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００９７】
本実施形態では、特にチップ外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上の樹脂保護膜１０３ｅに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、且つ、リング型形状の外側に、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈが形成されていることを特徴とする半導体集積回路装置について説明する。
【００９８】
図１２は、本発明の第７の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図である。なお、図１２の中央部付近に対応する断面図は省略するが、上述の図７、図９、図１１などから容易に想起できるものである。
【００９９】
図１２に示すように、半導体チップ１０１の外周列におけるパッド１０２上の樹脂保護膜１０３ｅには、リング径１０３ｂｈｔのリング型形状の開口部１０３ｂｈが形成されていると共に、そのリング型形状の外側には、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈが形成されている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されてもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
【０１００】
図１２に示すパッド１０２上の樹脂保護膜１０３ｅに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、そのリング型形状の外側に小径の複数の開口部１０３ｃｈを有するパッド１０２を、半導体チップ１０１の外周列に配置することにより、フリップチップ接合による応力の影響を縮小することが可能である。パッド１０２上の樹脂保護膜１０３ｅに設ける開口部１０３ｂｈの開口形状をリング型形状とする際は、外周一列のみでなく、２列、３列と、複数のリング形状を適宜設けることにより、応力を緩和する対策としてもよい。そのリング型形状、及び小径の開口部１０３ｃｈの開口形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
【０１０１】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１０２】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１０３】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２ｒの径がチップの内周列におけるパッド１０２ｓの径よりも大口径であることを特徴とする半導体集積回路装置について説明する。
【０１０４】
図１３は、本発明の第８の実施形態に係る半導体集積回路装置の構成を示す平面図である。
【０１０５】
図１３に示すように、半導体チップ１０１の表面上に形成された複数のパッドのうち外周列におけるパッド１０２ｒの径は、半導体チップ１０１の内周列におけるパッド１０２ｓの径よりも大きい。
【０１０６】
より応力の影響を受けやすい半導体チップ１０１の外周列におけるパッド１０２ｒの径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図１３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１０７】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１０８】
（第９の実施形態）
以下、本発明の第９の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１０９】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２ｓの径が、半導体チップ１０１の内周列におけるパッド１０２ｒの径よりも小口径であることを特徴とする半導体集積回路装置について説明する。
【０１１０】
図１４は、本発明の第９の実施形態に係る半導体集積回路装置の構成を示す平面図である。
【０１１１】
図１４に示すように、半導体チップ１０１の表面上に形成された複数のパッドのうち外周列におけるパッド１０２ｓの径は、半導体チップ１０１の内周列におけるパッド１０２ｒの径よりも小さい。
【０１１２】
より応力の影響を受けやすいチップの外周列におけるパッド１０２ｓの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１１３】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１１４】
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１１５】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上に配置されるはんだバンプ１０７ｒ、１０７ｓの径について、半導体チップ１０１の外周列におけるはんだバンプ１０７ｒの径が、半導体チップ１０１の内周列におけるはんだバンプ１０７ｓの径よりも大口径であることを特徴とする半導体集積回路装置について説明する。
【０１１６】
上記図１３は、本発明の第１０の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１１７】
図１３に示すように、半導体チップ１０１の外周列におけるはんだバンプ１０７ｒの径は、半導体チップ１０１の内周列におけるはんだバンプ１０７ｓの径よりも大きい。
【０１１８】
より応力の影響を受けやすい半導体チップ１０１の外周列におけるはんだバンプ１０７ｒの径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図１３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１１９】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１２０】
（第１１の実施形態）
以下、本発明の第１１の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１２１】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上に配置されるはんだバンプ１０７ｒ、１０７ｓの径について、半導体チップ１０１の外周列におけるはんだバンプ１０７ｓの径が、半導体チップ１０１の内周列におけるはんだバンプ１０７ｒの径よりも小口径であることを特徴とする半導体集積回路装置について説明する。
【０１２２】
上記図１４は、本発明の第１１の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１２３】
図１４に示すように、半導体チップ１０１の外周列におけるはんだバンプ１０７ｓの径は、半導体チップ１０１の内周列におけるはんだバンプ１０７ｒの径よりも小さい。
【０１２４】
より応力の影響を受けやすい半導体チップ１０１の外周列におけるはんだバンプ１０７ｓの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１２５】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１２６】
（第１２の実施形態）
以下、本発明の第１２の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１２７】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２の配置密度が、半導体チップ１０１の内周列におけるパッド１０２の配置密度に対して密であることを特徴とする半導体集積回路装置について説明する。
【０１２８】
図１５は、本発明の第１２の実施形態に係る半導体集積回路装置の構成を示す平面図である。
【０１２９】
図１５に示すように、半導体チップ１０１における外周列の領域として例えば領域１４０Ｒに配置されたパッド１０２の配置密度が、半導体チップ１０１における内周列、例えば領域１４０Ｒの内側の領域に配置されたパッド１０２の配置密度に対して密となっている。
【０１３０】
より応力の影響を受けやすい半導体チップ１０１の外周部のパッド１０２の配置密度を密にすることにより、フリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１５に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１３１】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１３２】
（第１３の実施形態）
以下、本発明の第１３の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１３３】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、上述した第１２の実施形態の半導体集積回路装置において、その外周列に配置されたパッド１０２が電源端子として使用されることを特徴とする半導体集積回路装置について説明する。
【０１３４】
上記図１５は、本発明の第１３の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１３５】
図１５に示すように、本実施形態の半導体集積回路装置は、上述した第１２の半導体集積回路装置において、その外周列の領域１４０Ｒに配置されたパッド１０２の接続が電源端子として使用される。
【０１３６】
より応力の影響を受けやすい半導体チップ１０１の外周列は、半導体チップ１０１及びインターポーザの配線が混雑しがちな場所であり、パッド１０２の接続を電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１５に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１３７】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１３８】
（第１４の実施形態）
以下、本発明の第１４の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１３９】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の四隅部（コーナー部）におけるパッド１０２の配置密度が、半導体チップ１０１の内部におけるパッド１０２の配置密度に対して密であることを特徴とする半導体集積回路装置について説明する。
【０１４０】
図１６は、本発明の第１４の実施形態に係る半導体集積回路装置の構成を示す平面図である。
【０１４１】
図１６に示すように、半導体チップ１０１の四隅部として例えば領域１５０Ｒにおけるパッド１０２の配置密度が、半導体チップ１０１の内部として例えば領域１５０Ｒ以外の領域におけるパッド１０２の配置密度に対して密となっている。
【０１４２】
より応力の影響を受けやすい半導体チップ１０１の外周列における四隅部に配置されたパッド１０２の配置密度を密にすることにより、フリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１６に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。また、半導体チップ１０１の四隅部の範囲は、半導体チップ１０１の四隅の端部から四角形の領域や三角形の領域であっても構わない。
【０１４３】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１４４】
（第１５の実施形態）
以下、本発明の第１５の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１４５】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、上述した第１５の半導体集積回路装置において、その四隅部に配置されたパッド１０２が電源端子として使用されることを特徴とする半導体集積回路装置について説明する。
【０１４６】
上記図１６は、本発明の第１５の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１４７】
図１６に示すように、本実施形態の半導体集積回路装置は、上述した第１４の半導体集積回路装置において、その四隅部である領域１５０Ｒに配置されたパッド１０２の接続が電源端子として使用される。
【０１４８】
より応力の影響を受けやすい半導体チップ１０１の外周列における四隅部は、半導体チップ１０１及びインターポーザの配線が混雑しがちな場所であり、パッド１０２の接続を電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１６に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１４９】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１５０】
（第１６の実施形態）
以下、本発明の第１６の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１５１】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２の下側に位置する半導体チップ１０１の内部領域において、第１種別のセルの配置密度は第２種別のセルの配置密度よりも高いことを特徴とする半導体集積回路装置について説明する。
【０１５２】
上記図１５は本発明の第１６の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１５３】
図１５に示すように、半導体チップ１０１の外周列として例えば領域１４０Ｒにおけるパッド１０２の下側に位置する半導体チップ１０１の内部領域において、第１種別のセルの配置密度は第２種別のセルの配置密度よりも高くなっている。
【０１５４】
ここで、「第１種別のセル」とは、つまり「タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル」を意味し、例えばクロック同期して動作していないセルが該当し、「第２種別のセル」とは、つまり「タイミングばらつきが生じると半導体チップに誤動作を引き起こすセル」を意味し、例えば高速クロック同期によってシビアなタイミングで動作しているセルが該当する。
【０１５５】
本発明に係る第１６の半導体集積回路装置によると、半導体チップ１０１の外周列として例えば領域１４０Ｒにおけるパッド１０２の下側に位置する半導体チップ１０１の内部領域において、タイミングばらつきが生じても半導体チップ１０１に誤動作を引き起こさない第１種別のセルの配置密度は、タイミングばらつきが生じると半導体チップ１０１に誤動作を引き起こす第２種別のセルの配置密度よりも高くなっている。これにより、半導体チップ１０１の表面に配置したパッド１０２から半導体チップ１０１の内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなる。その結果、コストを抑制しながら、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド１０２からの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１５６】
（第１７の実施形態）
以下、本発明の第１７の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１５７】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２ｒ、１０２ｓ上に配置されたはんだバンプ１０７ｒ、１０７ｓと接合されるインターポーザ接合部となる開口径について、半導体チップ１０１の外周列におけるその開口径は半導体チップ１０１の内周列におけるその開口径よりも大口径であることを特徴とする半導体集積回路装置について説明する。
【０１５８】
上記図１３は、本発明の第１７の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１５９】
図１３に示すように、半導体チップ１０１の外周列におけるパッド１０２ｒ上のはんだバンプ１０７ｒが、インターボーザ基板１１０における電極メタル１０９と接合する領域（図２参照）、つまりインターポーザ接合部の開口径は、半導体チップ１０１の内周列におけるパッド１０２ｓ上のはんだバンプ１０７ｓの対応するインターポーザ接合部の開口径に対して大口径となっている。
【０１６０】
より応力の影響を受けやすい半導体チップ１０１の外周列におけるインターポーザ接合部の開口径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図１３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１６１】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１６２】
（第１８の実施形態）
以下、本発明の第１８の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１６３】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２ｒ、１０２ｓ上に配置されたはんだバンプ１０７ｒ、１０７ｓと接合されるインターポーザ接合部となる開口径について、半導体チップ１０１の外周列におけるその開口径は半導体チップ１０１の内周列におけるその開口径よりも小口径であることを特徴とする半導体集積回路装置について説明する。
【０１６４】
上記図１４は、本発明の第１８の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１６５】
図１４に示すように、半導体チップ１０１の外周列におけるパッド１０２ｓ上のはんだバンプ１０７ｓが、インターボーザ基板１１０における電極メタル１０９と接合する領域（図２参照）、つまりインターポーザ接合部の開口径は、半導体チップ１０１の内周列におけるパッド１０２ｒ上のはんだバンプ１０７ｒの対応するインターポーザ接合部の開口径に対して小口径となっている。
【０１６６】
より応力の影響を受けやすい半導体チップ１０１の外周部におけるインターポーザ接合部の開口径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１６７】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１６８】
（第１９の実施形態）
以下、本発明の第１９の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１６９】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１とフリップ接続したパッケージ１２２（裏面に外部電極１２４を有する）内のインターポーザ上における半導体チップ１０１の外周領域において、半導体チップ１０１とインターポーザとを接合する樹脂材１２３が、半導体チップ１０１の周囲及び半導体チップ１０１の外周列上部に塗布されていることを特徴とする。
【０１７０】
図１７は、本発明の第１９の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【０１７１】
図１７に示すように、半導体チップ２１とフリップチップ接続したインターポーザ上における半導体チップ１０１の外周列（外周領域）において、半導体チップ１０１とインターポーザとを接合する樹脂材１２３が、半導体チップ１０１の周囲及び半導体チップ１０１の外周列上部に塗布されている。
【０１７２】
より応力の影響を受けやすい半導体チップ１０１の外周列において、半導体チップ１０１とインターポーザとを接合する樹脂材１２３が、半導体チップ１０１の周囲及び半導体チップ１０１の外周列上部に塗布されている。
【０１７３】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１７４】
なお、本発明の趣旨を逸脱しない範囲で、以上に述べた第１〜第１９の実施形態（変形例を含む）における各構成要素を任意に組み合わせることも可能である。
【産業上の利用可能性】
【０１７５】
本発明は、半導体集積回路装置、特にパッドの下側にトランジスタ等から構成される半導体回路が形成されている半導体集積回路装置及びその設計方法に好適なものである。
【符号の説明】
【０１７６】
１０１ 半導体チップ
１０２、１０２ｒ、１０２ｓ パッド（パッドメタル）
１０２ｔ パッド幅
１０３、１０３ａ、１０３ｂ、 樹脂材保護膜
１０５ 窒化保護膜
１０６ バリアメタル
１０７ はんだバンプ
１０８ （インターポーザ）樹脂材保護膜
１０９ （インターポーザ接合部）電極メタル
１１０ インターポーザ基板
１０３ｓ、１０３ｒ、１０３ｂｈｔ、１０３ｃｈｔ 開口径
１０３ｈｓ、１０３ｒｓ、１０３ｂｈ、１０３ｃｈ 開口部
１２２ パッケージ
１２３ 樹脂材
１２４ 外部電極
１４０Ｒ 四隅部（コーナー部）
１５０Ｒ 外周部
【技術分野】
【０００１】
本発明は、フリップチップ構造を有する半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年の半導体製造技術の微細化に伴い、ＬＳＩを構成するトランジスタ数は増加の一途を辿っている。また、ＬＳＩの構成要素が増加するに連れて、チップ面積の増加が懸念されており、チップ面積を抑制することがコスト面から見て最も重要な課題の１つとなっている。一方、ＬＳＩとパッケージとの接続方式として、ワイヤーボンディング方式が一般的に用いられてきた。この実装形態を用いた場合、ＬＳＩの構造はＩＯセルをチップ周辺に配置した構造となる。この構造を用いた場合の課題として、ＩＯセル数に依存してチップ面積が増大することが挙げられる。さらに、前述のようなワイヤーボンディング方式を用いた場合、ＩＯセルに対してワイヤーを圧着する必要があると共に、この圧着によってＩＯセルが破壊されないように、ＩＯセルを一定の大きさ以上にして強度を保つ必要がある。また、圧着にはある程度の面積が必要であるため、物理的にもＩＯセルを小さくできないという制限がある。これらの原因により、微細プロセスにおいては、チップのＩＯセル数が多くなるとＩＯセルによってチップ面積が決まってしまう。このため、内部ロジックの配置合成手法などを用いて面積削減に取り組んだとしても、全体としてチップ面積の削減に結びつかなくなる。
【０００３】
以上に述べた課題の解決策としてフリップチップ構造が用いられている。
【０００４】
図１８に示すように、フリップチップ接続に用いるチップ（ＬＳＩ）２１の平面構造によると、チップ２１の全面に複数のパッド１２が配置されていると共に、チップ２１の周縁部にＩＯセル１１が配置されている。ＩＯセル１１とパッド１２とが再配線と呼ばれる配線１３を介して電気的に接続されている。
【０００５】
図１９に示すように、図１８に示したチップ２１をパッケージ２２とフリップチップ接続を行った断面構造によると、チップ２１は、パッケージ２２の表面にフェースダウンで搭載されると共にパッド１２を通じてパッケージ２２と電気的に接続される。また、パッケージ２２の表面においてチップ２１は樹脂２３によって被覆されており、パッケージ２２の裏面には外部電極２４が設けられている。このように、フリップチップ構造を用いることにより、ＩＯセルに対してワイヤリングを行う必要が無くなるため、ＩＯセルを従来構造と比較して小さく形成することができる。また、ＩＯセル自体をチップ２１の周縁部、つまりＬＳＩの周辺に配置する必要がなくなる。このため、ワイヤーボンディング方式での課題、つまり、ＩＯセルがＬＳＩの面積を決定してしまうという課題を解決することが可能となる。尚、以下の説明においては、フリップチップ方式でチップ全面に配置したパッドを特にエリアパッドと称する。
【０００６】
ところで、フリップチップ方式を用いる上で対応すべき課題として、ＬＳＩ（チップ）表面に配置したエリアパッドからＬＳＩ内部素子へ加わる応力の影響が挙げられる。具体的には、エリアパッドを通じてＬＳＩに外部応力が加わるため、ＬＳＩ上にはエリアパッドの配置に対応して応力の加わる部分と加わらない部分とが混在することになる。また、チップ面内の応力分布について、チップとインターポーザの温度依存による伸縮量の差が存在することにより、チップの外周部により強い応力がかかる傾向がある。ここで、ＬＳＩに応力が加わることに起因する影響として、エリアパッド直下に存在するトランジスタの特性が変化することが懸念されている。すなわち、この影響によりＬＳＩのトランジスタの動作速度が不均一となるので、この影響を考慮しなければ、ＬＳＩの動作タイミングが影響を受けるため、ＬＳＩ機能動作不良及び歩留り等について大きな問題が生じてしまう。
【０００７】
この課題を解決する方法として、例えば、半導体チップ及びインターポーザの四隅部又は対角線上に設けられたダミー端子を備える手法が提案されている（例えば、特許文献１参照）。また、例えば、アライメントマークとして機能するマーク開口を用いてダミーバンプ電極を備える手法が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−６０５８７号公報
【特許文献２】特開２００５−１２０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１の方法は、チップの四隅部及び対角線上に対する応力緩和の手法であって、チップの外周部全体の応力に対する対策は講じられていない。
【００１０】
また、特許文献２の方法は、チップの四隅部に配置されることが多いアライメントマークをダミーバンプ電極として用いる方法であるが、その個数が少ないため、チップの外周部の応力を抑制する大きな効果は期待できない。
【００１１】
前記に鑑み、本発明の目的は、フリップチップ構造を有する半導体集積回路装置において、コストを抑制しながら、半導体チップの表面に配置したパッドから半導体チップの内部素子へ加わる応力の影響について、特に応力値の大きなチップの外周部の応力の影響を低減し、それにより、トランジスタの動作速度のばらつき等に起因するタイミング性能の劣化及び機能誤動作を防止することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本願発明者は、ＬＳＩ設計の段階でパッドからの応力に対応した処置を行うことによって当該応力の影響を受けにくくする方策について、鋭意検討を重ねた。その結果、応力の影響を受ける半導体チップの外周列のパッド配置位置、パッド下側のセルの配置位置、又はパッドの開口形状等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトしておくという技術的思想を見出した。
【００１３】
具体的には、本発明の第１の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、半導体チップの表面上に形成された複数のパッドと、半導体チップの表面上に形成され、且つ複数の入出力セルの少なくとも一部と複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、複数のパッドは、半導体チップの外周列に形成されたパッドと、半導体チップの内周列に形成されたパッドとからなり、複数のパッドの各々の上には、樹脂保護膜が形成されており、外周列に形成されたパッド上の樹脂保護膜の形状は、内周列に形成されたパッド上の樹脂保護膜の形状と異なることを特徴とする。
【００１４】
具体的には、本発明の第２の半導体集積回路装置は、第１の半導体集積回路装置において、樹脂保護膜には、複数のパッドの各々の上に開口部が形成されており、外周列に形成されたパッド上の開口部の開口径は、内周列に形成されたパッド上の開口部の開口径と異なることを特徴とする。
【００１５】
具体的には、本発明の第３の半導体集積回路装置は、第２の半導体集積回路装置において、外周列に形成されたパッド上の開口部の開口径は、内周列に形成されたパッド上の開口部の開口径よりも小さいことを特徴とする。
【００１６】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口径を小さくすることにより、フリップチップ接合による応力の影響を受ける範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００１７】
具体的には、本発明に係る第４の半導体集積回路装置は、第３の半導体集積回路装置において、外周列に形成されたパッド上の開口部の開口径は、内周列に形成されたパッド上の開口部の開口径よりも大きいことを特徴とする。
【００１８】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００１９】
具体的には、本発明に係る第５の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの上面は、樹脂保護膜に覆われていることを特徴とする。
【００２０】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜を開口しないことにより、フリップチップ接合による応力の影響を縮小することが可能である。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２１】
具体的には、本発明に係る第６の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、開口部が形成されており、外周列に形成されたパッド上の開口部の開口形状は、リング型形状であることを特徴とする。
【００２２】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状がリング型形状とすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。ここで、リング型形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策として可能である。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２３】
具体的には、本発明の第７の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、開口部が形成されており、外周列に形成されたパッド上の開口部の開口形状は、アレイ状に並んだ複数個の開口が形成された形状であることを特徴とする。
【００２４】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状を、アレイ状に並んだ複数個の開口が形成された形状にすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。また、半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２５】
具体的には、本発明の第８の半導体集積回路装置は、第６の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、リング型形状の内側にアレイ状に並んだ複数個の開口がさらに形成されていることを特徴とする。
【００２６】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状がリング型形状及びそのリング型形状の内側にアレイ状に並んだ複数個の開口がさらに形成されていることにより、フリップチップ接合による応力の影響を縮小することが可能とする。パッド上の樹脂保護膜の開口部をリング型形状とする際は、外周一列のみでなく、２列、３列と、適宜複数のリング形状とすることにより、応力を緩和する対策としてもよい。パッド上の樹脂保護膜においてアレイ状に並んだ複数個の開口を形成する際は、その開口を、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２７】
具体的には、本発明に係る第９の半導体集積回路装置は、第６の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、リング型形状の外側に複数個の開口がさらに形成されていることを特徴とする。
【００２８】
より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状がリング型形状であって、そのリング型形状の外側に複数個の開口がさらに形成されていることにより、フリップチップ接合による応力の影響を縮小することが可能とする。パッド上の樹脂保護膜の開口部をリング型形状とする際は、外周一列のみでなく、２列、３列と、適宜複数のリング形状とすることにより、応力を緩和する対策としてもよい。リング型形状の外側に複数個の開口をさらに形成する際は、その開口を、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００２９】
具体的には、本発明に係る第１０の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの径は、内周列に形成されたパッドの径よりも大きいことを特徴とする。
【００３０】
より応力の影響を受けやすい半導体チップの外周列のパッドの径を大きくすることにより、フリップチップ接合による応力を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３１】
具体的には、本発明に係る第１１の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの径は、内周列に形成されたパッドの径よりも小さいことを特徴とする。
【００３２】
より応力の影響を受けやすい半導体チップの外周列のパッドの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３３】
具体的には、本発明に係る第１２の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッド上に配置されるバンプの径は、内周列に形成されたパッド上に配置されるバンプの径よりも大きいことを特徴とする。
【００３４】
より応力の影響を受けやすい半導体チップの外周列のバンプの径を大きくすることにより、フリップチップ接合による応力を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３５】
具体的には、本発明に係る第１３の半導体集積回路装置は、外周列に形成されたパッド上に配置されるバンプの径は、内周列に形成されたパッド上に配置されるバンプの径よりも小さいことを特徴とする。
【００３６】
より応力の影響を受けやすい半導体チップの外周列のバンプの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３７】
具体的には、本発明に係る第１４の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの配置密度は、内周列に形成されたパッドの配置密度よりも高いことを特徴とする。
【００３８】
より応力の影響を受けやすい半導体チップの外周列のパッドの配置密度を密にすることにより、フリップチップ接合応力の影響を縮小することが可能である。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００３９】
具体的には、本発明に係る第１５の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドが電源端子として使用されることを特徴とする。
【００４０】
より応力の影響を受けやすい半導体チップの外周列は、半導体チップ及びインターポーザの配線が混雑しがちな場所であり、接続されたパッドを電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００４１】
具体的には、本発明の第１６の半導体集積回路装置は、第１の半導体集積回路装置において、複数のパッドのうち半導体チップの四隅部に形成されたパッドの配置密度は、複数のパッドのうち半導体チップの四隅部以外に形成されたパッドの配置密度よりも高いことを特徴とする。
【００４２】
より応力の影響を受けやすい半導体チップの外周列且つ半導体チップの四隅部について、パッドの配置密度を密にすることにより、フリップチップ接合による応力の影響を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。半導体チップの四隅部の範囲は、半導体チップの四隅端から四角形の領域であっても三角形の領域に対してであっても対応可能である。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００４３】
具体的には、本発明に係る第１７の半導体集積回路装置は、第１の半導体集積回路装置において、複数のパッドのうち半導体チップの四隅部に形成されたパッドが電源端子として使用されることを特徴とする。
【００４４】
より応力の影響を受けやすい半導体チップの外周列且つ半導体チップの四隅部は、半導体チップ及びインターポーザの配線が混雑しがちな場所であり、パッド接続を電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００４５】
具体的には、本発明に係る第１８の半導体集積回路装置は、第１の半導体集積回路装置において、複数の入出力セルは、タイミングばらつきが生じても半導体チップに誤動作を引き起こさない第１種別のセルと、半導体チップの内部に形成され、且つタイミングばらつきが生じると半導体チップに誤動作を引き起こす第２種別のセルとからなり、外周列に形成されたパッドの下側に位置する半導体チップの内部領域において、第１種別のセルの配置密度は第２種別のセルの配置密度よりも高いことを特徴とする。
【００４６】
ここで、「第１種別のセル」、つまり「タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル」とは、例えばクロック同期して動作していないセルが該当し、「第２種別のセル」、つまり「タイミングばらつきが生じると半導体チップに誤動作を引き起こすセル」とは、例えば高速クロック同期によってシビアなタイミングで動作しているセルが該当する。
【００４７】
この第１８の半導体集積回路装置によると、半導体チップの外周列のパッドの下側の半導体チップの内部領域において、タイミングばらつきが生じても半導体チップに誤動作を引き起こさない第１種別のセルの配置密度は、タイミングばらつきが生じると半導体チップに誤動作を引き起こす第２種別のセルの配置密度よりも高い。このため、半導体チップの表面に配置したパッドから半導体チップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、コストを抑制しつつ、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることにより、コストを抑制しながら、前述の効果を得ることができる。
【００４８】
具体的には、本発明に係る第１９の半導体集積回路装置は、第１の半導体集積回路装置において、半導体チップとフリップ接合するためのインターポーザをさらに備えることを特徴とする。
【００４９】
具体的には、本発明に係る第２０の半導体集積回路装置は、第１８の半導体集積回路装置において、外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも大きいことを特徴とする。
【００５０】
より応力の影響を受けやすい半導体チップの外周列のインターポーザ接合部の開口径を大きくすることにより、フリップチップ接合による応力を縮小することが可能である。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００５１】
具体的には、本発明に係る第２１の半導体集積回路装置は、第１８の半導体集積回路装置において、外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも小さいことを特徴とする。
【００５２】
より応力の影響を受けやすい半導体チップの外周列のはんだインターポーザ接合部の開口径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００５３】
本発明の第２２の半導体集積回路装置は、第１８の半導体集積回路装置において、半導体チップとフリップ接続したインターポーザ上の半導体チップの外周列において、半導体チップとインターポーザとを接合する樹脂材は、半導体チップの周囲及び半導体チップの外周列上部に塗布されていることを特徴とする。
【００５４】
より応力の影響を受けやすい外周列の半導体チップとインターポーザを接合する樹脂材が、半導体チップの周囲及び半導体チップの外周列上部に塗布された形状とすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【発明の効果】
【００５５】
以上説明したように、本発明によると、フリップチップ構造における半導体チップの外周列のパッドからの応力の影響を考慮したＬＳＩ設計及び半導体集積回路装置の構造を実現することが可能となる。このため、当該応力を原因とする半導体集積回路装置の不具合をコストを増加させることなく防止することができる。
【図面の簡単な説明】
【００５６】
【図１】図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図２】図２は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図３】図３は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図４】図４は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図５】図５は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図６】図６は、本発明の第４の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。
【図７】図７は、本発明の第４の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図８】図８は、本発明の第５の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。
【図９】図９は、本発明の第５の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図１０】図１０は、本発明の第６の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。
【図１１】図１１は、本発明の第６の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１２】図１２は、本発明の第７の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。
【図１３】図１３は、本発明の第８、１０、１７の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１４】図１４は、本発明の第９、１１、１８の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１５】図１５は、本発明の第１２、１３の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１６】図１６は、本発明の第１４、１５の実施形態に係る半導体集積回路装置の構成を示す上面図である。
【図１７】図１７は、本発明の第１９の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【図１８】図１８は、従来のフリップチップ構造を用いるチップの構成を示す平面図である。
【図１９】図１９は、従来のフリップチップ構造を用いたチップとパッケージとが接続された構成を示す断面図である。
【発明を実施するための形態】
【００５７】
以下、本発明の例示的な各実施形態について図面を参照しながら説明する。なお、以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００５８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００５９】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列においてパッド（パッドメタル）１０２上の樹脂保護膜１０３の開口径が半導体チップの内周列においてパッド１０２上の樹脂保護膜１０３の開口径よりも小開口径であることを特徴とする半導体集積回路装置について説明する。
【００６０】
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す平面図であり、図２は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【００６１】
図１における半導体チップ１０１上に、図２の断面図に示すようなパッド１０２がアレイ状に配置され、エリアパッド構造となっている。なお、特に図１は、半導体チップ１０１上に配置されたパッド１０２の形状を示しており、説明の便宜上、該パッド１０２上に形成されている樹脂保護膜１０３の部分を取り出して併せて示している。また、パッド１０２は、図示しないが半導体チップ１０１の周縁部に形成された入出力セル（図１８参照）の少なくとも一部と半導体チップ１０１に形成された配線を通じて電気的に接続されている。
【００６２】
図２に示すように、半導体チップ１０１の表面は、パッド１０２上に開口部１０３ｈｓ又は１０３ｈｒを有する樹脂保護膜１０３によって覆われており、パッド１０２の上には当該開口部１０３ｈｓ又は１０３ｈｒを埋めるようにバリアメタル１０６が形成されており、バリアメタル１０６上にはんだバンプ１０７が形成されている。はんだバンプ１０７を介して、インターポーザ基板１１０のインターポーザ接合部となる電極メタル１０９と電気的及び物理的に接合する構造が形成されている。半導体チップ１０１とインターポーザ基板１１０とは、インターポーザ樹脂材保護膜１０８、樹脂保護膜１０３及び窒化保護膜を介して、接合樹脂１１１によって物理的に接合された構造が形成されている。
【００６３】
ここで、図１に示すように、半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｓの開口径１０３ｓが、半導体チップ１０１の内部列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｒの開口径１０３ｒよりも小さくなっている。
【００６４】
より応力の影響を受けやすい半導体チップ１０１の外周列のパッド１０２上の樹脂保護膜１０３に設けられた開口部１０３ｈｓの開口径１０３ｓを小さくすることにより、フリップチップ接合による応力の影響を受ける範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【００６５】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００６６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００６７】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列においてパッド１０２上の樹脂保護膜１０３の開口径が半導体チップ１０１の内周列においてパッド１０２上の樹脂保護膜１０３の開口径よりも大開口径であることを特徴とする半導体集積回路装置について説明する。
【００６８】
図３は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す平面図であり、上記図２は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す断面図でもある。
【００６９】
図３に示すように、半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｒの開口径１０３ｒが、半導体チップ１０１の内部列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｓの開口径１０３ｓよりも大きくなっている。
【００７０】
より応力の影響を受けやすい半導体チップ１０１の外周列のパッド１０２上の樹脂保護膜１０３に設けられた開口部１０３ｈｒの開口径１０３ｒを大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【００７１】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００７２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００７３】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列に形成されたパッド１０２の上面は、樹脂保護膜１０３に覆われていることを特徴とする半導体集積回路装置について説明する。
【００７４】
図４は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す平面図であり、図５は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【００７５】
図４に示すように、複数の入出力セルを有する半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列においてパッド１０２上の樹脂保護膜１０３ａには開口部が形成されていない。すなわち、図５に示すように、半導体チップ１０１の外周列におけるパッド１０２上には、窒化保護膜１０５を介して、開口部が形成されていない樹脂保護膜１０３ａと、バリアメタル１０６とが順に形成されている。このように、本実施形態において、外周列に形成されたバンプ１０２は、入出力セルと電気的に接合しないダミーバンプとなっている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されているが、開口径及び開口部の大きさはこれに限定されるものではない。
【００７６】
より応力の影響を受けやすいチップの外周列のパッド１０２上の樹脂保護膜１０３ａには開口部を形成しないことにより、フリップチップ接合による応力そのものの影響を縮小することが可能である。半導体チップ１０１の外周列としては、図４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【００７７】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００７８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００７９】
本実施形態では、エリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１のパッド１０２上の樹脂保護膜１０３ｂの開口形状がリング型形状であることを特徴とする半導体集積回路装置について説明する。
【００８０】
図６は、本発明の第４の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図であり、図７は、本発明の第４の実施形態に係る半導体集積回路装置の構成を示す断面図であって、図６の中央部付近に対応する断面図である。
【００８１】
図６及び図７に示すように、複数の入出力セルを有する半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列においてパッド１０２は、パッド１０２上の樹脂保護膜１０３ｂに設けられた開口部１０３ｂｈの開口形状が、リング径１０３ｂｈｔのリング型形状となっている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されてもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
【００８２】
図６に示すパッド１０２上の樹脂保護膜１０３ｂに設けられた開口部１０３ｂｈの開口形状をリング型形状とし、より応力の影響を受けやすい半導体チップ１０１の外周列に配置することにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。そのリング型形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
【００８３】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００８４】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００８５】
本実施形態では、特にチップ外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上の樹脂保護膜１０３ｃには、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成された形状であることを特徴とする半導体集積回路装置について説明する。
【００８６】
図８は、本発明の第５の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図であり、図９は、本発明の第５の実施形態に係る半導体集積回路装置の構成を示す断面図であって、図８の中央部付近に対応する断面図である。
【００８７】
図８及び図９に示すように、半導体チップ１０１の外周列におけるパッド１０２上の樹脂保護膜１０３ｃには、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成されている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓを形成してもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
【００８８】
図８に示す小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成された形状を有するパッド１０２を、より応力の影響を受けやすい半導体チップの外周列に配置することにより、フリップチップ接合応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。また、小径の開口部１０３ｃｈの開口形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
【００８９】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００９０】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００９１】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上の樹脂保護膜１０３ｄに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、且つ、リング型形状の内側に、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成されていることを特徴とする半導体集積回路装置について説明する。すなわち、本実施形態は、上述した第４及び第５の実施形態の組み合わせを特徴とする。
【００９２】
図１０は、本発明の第６の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図であり、図１１は、本発明の第６の実施形態に係る半導体集積回路装置の構成を示す断面図であって、図１０の中央部付近に対応する断面図である。
【００９３】
図１０及び図１１に示すように、半導体チップ１０１の外周列におけるパッド１０２上の樹脂保護膜１０３ｄには、リング径１０３ｂｈｔのリング型形状の開口部１０３ｂｈが形成されていると共に、そのリング型形状の内部には、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成されている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されてもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
【００９４】
図１０及び図１１に示すパッド１０２上の樹脂保護膜１０３ｄに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、そのリング型形状の内側に複数の開口部１０３ｃｈがアレイ状に並んでいるパッド１０２を、半導体チップ１０１の外周列に配置することにより、フリップチップ接合による応力の影響を縮小することが可能である。パッド１０２上の樹脂保護膜１０３ｄに設ける開口部１０３ｂｈの開口形状をリング型形状とする際は、外周一列のみでなく、２列、３列と、複数のリング形状を適宜設けることにより、応力を緩和する対策としてもよい。そのリング型形状、及び小径の開口部１０３ｃｈの開口形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
【００９５】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【００９６】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【００９７】
本実施形態では、特にチップ外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上の樹脂保護膜１０３ｅに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、且つ、リング型形状の外側に、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈが形成されていることを特徴とする半導体集積回路装置について説明する。
【００９８】
図１２は、本発明の第７の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図である。なお、図１２の中央部付近に対応する断面図は省略するが、上述の図７、図９、図１１などから容易に想起できるものである。
【００９９】
図１２に示すように、半導体チップ１０１の外周列におけるパッド１０２上の樹脂保護膜１０３ｅには、リング径１０３ｂｈｔのリング型形状の開口部１０３ｂｈが形成されていると共に、そのリング型形状の外側には、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈが形成されている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されてもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
【０１００】
図１２に示すパッド１０２上の樹脂保護膜１０３ｅに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、そのリング型形状の外側に小径の複数の開口部１０３ｃｈを有するパッド１０２を、半導体チップ１０１の外周列に配置することにより、フリップチップ接合による応力の影響を縮小することが可能である。パッド１０２上の樹脂保護膜１０３ｅに設ける開口部１０３ｂｈの開口形状をリング型形状とする際は、外周一列のみでなく、２列、３列と、複数のリング形状を適宜設けることにより、応力を緩和する対策としてもよい。そのリング型形状、及び小径の開口部１０３ｃｈの開口形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
【０１０１】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１０２】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１０３】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２ｒの径がチップの内周列におけるパッド１０２ｓの径よりも大口径であることを特徴とする半導体集積回路装置について説明する。
【０１０４】
図１３は、本発明の第８の実施形態に係る半導体集積回路装置の構成を示す平面図である。
【０１０５】
図１３に示すように、半導体チップ１０１の表面上に形成された複数のパッドのうち外周列におけるパッド１０２ｒの径は、半導体チップ１０１の内周列におけるパッド１０２ｓの径よりも大きい。
【０１０６】
より応力の影響を受けやすい半導体チップ１０１の外周列におけるパッド１０２ｒの径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図１３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１０７】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１０８】
（第９の実施形態）
以下、本発明の第９の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１０９】
本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２ｓの径が、半導体チップ１０１の内周列におけるパッド１０２ｒの径よりも小口径であることを特徴とする半導体集積回路装置について説明する。
【０１１０】
図１４は、本発明の第９の実施形態に係る半導体集積回路装置の構成を示す平面図である。
【０１１１】
図１４に示すように、半導体チップ１０１の表面上に形成された複数のパッドのうち外周列におけるパッド１０２ｓの径は、半導体チップ１０１の内周列におけるパッド１０２ｒの径よりも小さい。
【０１１２】
より応力の影響を受けやすいチップの外周列におけるパッド１０２ｓの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１１３】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１１４】
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１１５】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上に配置されるはんだバンプ１０７ｒ、１０７ｓの径について、半導体チップ１０１の外周列におけるはんだバンプ１０７ｒの径が、半導体チップ１０１の内周列におけるはんだバンプ１０７ｓの径よりも大口径であることを特徴とする半導体集積回路装置について説明する。
【０１１６】
上記図１３は、本発明の第１０の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１１７】
図１３に示すように、半導体チップ１０１の外周列におけるはんだバンプ１０７ｒの径は、半導体チップ１０１の内周列におけるはんだバンプ１０７ｓの径よりも大きい。
【０１１８】
より応力の影響を受けやすい半導体チップ１０１の外周列におけるはんだバンプ１０７ｒの径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図１３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１１９】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１２０】
（第１１の実施形態）
以下、本発明の第１１の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１２１】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上に配置されるはんだバンプ１０７ｒ、１０７ｓの径について、半導体チップ１０１の外周列におけるはんだバンプ１０７ｓの径が、半導体チップ１０１の内周列におけるはんだバンプ１０７ｒの径よりも小口径であることを特徴とする半導体集積回路装置について説明する。
【０１２２】
上記図１４は、本発明の第１１の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１２３】
図１４に示すように、半導体チップ１０１の外周列におけるはんだバンプ１０７ｓの径は、半導体チップ１０１の内周列におけるはんだバンプ１０７ｒの径よりも小さい。
【０１２４】
より応力の影響を受けやすい半導体チップ１０１の外周列におけるはんだバンプ１０７ｓの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１２５】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１２６】
（第１２の実施形態）
以下、本発明の第１２の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１２７】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２の配置密度が、半導体チップ１０１の内周列におけるパッド１０２の配置密度に対して密であることを特徴とする半導体集積回路装置について説明する。
【０１２８】
図１５は、本発明の第１２の実施形態に係る半導体集積回路装置の構成を示す平面図である。
【０１２９】
図１５に示すように、半導体チップ１０１における外周列の領域として例えば領域１４０Ｒに配置されたパッド１０２の配置密度が、半導体チップ１０１における内周列、例えば領域１４０Ｒの内側の領域に配置されたパッド１０２の配置密度に対して密となっている。
【０１３０】
より応力の影響を受けやすい半導体チップ１０１の外周部のパッド１０２の配置密度を密にすることにより、フリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１５に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１３１】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１３２】
（第１３の実施形態）
以下、本発明の第１３の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１３３】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、上述した第１２の実施形態の半導体集積回路装置において、その外周列に配置されたパッド１０２が電源端子として使用されることを特徴とする半導体集積回路装置について説明する。
【０１３４】
上記図１５は、本発明の第１３の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１３５】
図１５に示すように、本実施形態の半導体集積回路装置は、上述した第１２の半導体集積回路装置において、その外周列の領域１４０Ｒに配置されたパッド１０２の接続が電源端子として使用される。
【０１３６】
より応力の影響を受けやすい半導体チップ１０１の外周列は、半導体チップ１０１及びインターポーザの配線が混雑しがちな場所であり、パッド１０２の接続を電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１５に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１３７】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１３８】
（第１４の実施形態）
以下、本発明の第１４の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１３９】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の四隅部（コーナー部）におけるパッド１０２の配置密度が、半導体チップ１０１の内部におけるパッド１０２の配置密度に対して密であることを特徴とする半導体集積回路装置について説明する。
【０１４０】
図１６は、本発明の第１４の実施形態に係る半導体集積回路装置の構成を示す平面図である。
【０１４１】
図１６に示すように、半導体チップ１０１の四隅部として例えば領域１５０Ｒにおけるパッド１０２の配置密度が、半導体チップ１０１の内部として例えば領域１５０Ｒ以外の領域におけるパッド１０２の配置密度に対して密となっている。
【０１４２】
より応力の影響を受けやすい半導体チップ１０１の外周列における四隅部に配置されたパッド１０２の配置密度を密にすることにより、フリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１６に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。また、半導体チップ１０１の四隅部の範囲は、半導体チップ１０１の四隅の端部から四角形の領域や三角形の領域であっても構わない。
【０１４３】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１４４】
（第１５の実施形態）
以下、本発明の第１５の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１４５】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、上述した第１５の半導体集積回路装置において、その四隅部に配置されたパッド１０２が電源端子として使用されることを特徴とする半導体集積回路装置について説明する。
【０１４６】
上記図１６は、本発明の第１５の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１４７】
図１６に示すように、本実施形態の半導体集積回路装置は、上述した第１４の半導体集積回路装置において、その四隅部である領域１５０Ｒに配置されたパッド１０２の接続が電源端子として使用される。
【０１４８】
より応力の影響を受けやすい半導体チップ１０１の外周列における四隅部は、半導体チップ１０１及びインターポーザの配線が混雑しがちな場所であり、パッド１０２の接続を電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１６に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１４９】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１５０】
（第１６の実施形態）
以下、本発明の第１６の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１５１】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２の下側に位置する半導体チップ１０１の内部領域において、第１種別のセルの配置密度は第２種別のセルの配置密度よりも高いことを特徴とする半導体集積回路装置について説明する。
【０１５２】
上記図１５は本発明の第１６の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１５３】
図１５に示すように、半導体チップ１０１の外周列として例えば領域１４０Ｒにおけるパッド１０２の下側に位置する半導体チップ１０１の内部領域において、第１種別のセルの配置密度は第２種別のセルの配置密度よりも高くなっている。
【０１５４】
ここで、「第１種別のセル」とは、つまり「タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル」を意味し、例えばクロック同期して動作していないセルが該当し、「第２種別のセル」とは、つまり「タイミングばらつきが生じると半導体チップに誤動作を引き起こすセル」を意味し、例えば高速クロック同期によってシビアなタイミングで動作しているセルが該当する。
【０１５５】
本発明に係る第１６の半導体集積回路装置によると、半導体チップ１０１の外周列として例えば領域１４０Ｒにおけるパッド１０２の下側に位置する半導体チップ１０１の内部領域において、タイミングばらつきが生じても半導体チップ１０１に誤動作を引き起こさない第１種別のセルの配置密度は、タイミングばらつきが生じると半導体チップ１０１に誤動作を引き起こす第２種別のセルの配置密度よりも高くなっている。これにより、半導体チップ１０１の表面に配置したパッド１０２から半導体チップ１０１の内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなる。その結果、コストを抑制しながら、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド１０２からの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１５６】
（第１７の実施形態）
以下、本発明の第１７の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１５７】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２ｒ、１０２ｓ上に配置されたはんだバンプ１０７ｒ、１０７ｓと接合されるインターポーザ接合部となる開口径について、半導体チップ１０１の外周列におけるその開口径は半導体チップ１０１の内周列におけるその開口径よりも大口径であることを特徴とする半導体集積回路装置について説明する。
【０１５８】
上記図１３は、本発明の第１７の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１５９】
図１３に示すように、半導体チップ１０１の外周列におけるパッド１０２ｒ上のはんだバンプ１０７ｒが、インターボーザ基板１１０における電極メタル１０９と接合する領域（図２参照）、つまりインターポーザ接合部の開口径は、半導体チップ１０１の内周列におけるパッド１０２ｓ上のはんだバンプ１０７ｓの対応するインターポーザ接合部の開口径に対して大口径となっている。
【０１６０】
より応力の影響を受けやすい半導体チップ１０１の外周列におけるインターポーザ接合部の開口径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図１３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１６１】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１６２】
（第１８の実施形態）
以下、本発明の第１８の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１６３】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２ｒ、１０２ｓ上に配置されたはんだバンプ１０７ｒ、１０７ｓと接合されるインターポーザ接合部となる開口径について、半導体チップ１０１の外周列におけるその開口径は半導体チップ１０１の内周列におけるその開口径よりも小口径であることを特徴とする半導体集積回路装置について説明する。
【０１６４】
上記図１４は、本発明の第１８の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
【０１６５】
図１４に示すように、半導体チップ１０１の外周列におけるパッド１０２ｓ上のはんだバンプ１０７ｓが、インターボーザ基板１１０における電極メタル１０９と接合する領域（図２参照）、つまりインターポーザ接合部の開口径は、半導体チップ１０１の内周列におけるパッド１０２ｒ上のはんだバンプ１０７ｒの対応するインターポーザ接合部の開口径に対して小口径となっている。
【０１６６】
より応力の影響を受けやすい半導体チップ１０１の外周部におけるインターポーザ接合部の開口径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
【０１６７】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１６８】
（第１９の実施形態）
以下、本発明の第１９の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１６９】
本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１とフリップ接続したパッケージ１２２（裏面に外部電極１２４を有する）内のインターポーザ上における半導体チップ１０１の外周領域において、半導体チップ１０１とインターポーザとを接合する樹脂材１２３が、半導体チップ１０１の周囲及び半導体チップ１０１の外周列上部に塗布されていることを特徴とする。
【０１７０】
図１７は、本発明の第１９の実施形態に係る半導体集積回路装置の構成を示す断面図である。
【０１７１】
図１７に示すように、半導体チップ２１とフリップチップ接続したインターポーザ上における半導体チップ１０１の外周列（外周領域）において、半導体チップ１０１とインターポーザとを接合する樹脂材１２３が、半導体チップ１０１の周囲及び半導体チップ１０１の外周列上部に塗布されている。
【０１７２】
より応力の影響を受けやすい半導体チップ１０１の外周列において、半導体チップ１０１とインターポーザとを接合する樹脂材１２３が、半導体チップ１０１の周囲及び半導体チップ１０１の外周列上部に塗布されている。
【０１７３】
このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
【０１７４】
なお、本発明の趣旨を逸脱しない範囲で、以上に述べた第１〜第１９の実施形態（変形例を含む）における各構成要素を任意に組み合わせることも可能である。
【産業上の利用可能性】
【０１７５】
本発明は、半導体集積回路装置、特にパッドの下側にトランジスタ等から構成される半導体回路が形成されている半導体集積回路装置及びその設計方法に好適なものである。
【符号の説明】
【０１７６】
１０１ 半導体チップ
１０２、１０２ｒ、１０２ｓ パッド（パッドメタル）
１０２ｔ パッド幅
１０３、１０３ａ、１０３ｂ、 樹脂材保護膜
１０５ 窒化保護膜
１０６ バリアメタル
１０７ はんだバンプ
１０８ （インターポーザ）樹脂材保護膜
１０９ （インターポーザ接合部）電極メタル
１１０ インターポーザ基板
１０３ｓ、１０３ｒ、１０３ｂｈｔ、１０３ｃｈｔ 開口径
１０３ｈｓ、１０３ｒｓ、１０３ｂｈ、１０３ｃｈ 開口部
１２２ パッケージ
１２３ 樹脂材
１２４ 外部電極
１４０Ｒ 四隅部（コーナー部）
１５０Ｒ 外周部
【特許請求の範囲】
【請求項１】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数のパッドは、前記半導体チップの外周列に形成されたパッドと、前記半導体チップの内周列に形成されたパッドとからなり、
前記複数のパッドの各々の上には、樹脂保護膜が形成されており、
前記外周列に形成されたパッド上の前記樹脂保護膜の形状は、前記内周列に形成されたパッド上の前記樹脂保護膜の形状と異なることを特徴とする半導体集積回路装置。
【請求項２】
前記樹脂保護膜には、前記複数のパッドの各々の上に開口部が形成されており、
前記外周列に形成されたパッド上の前記開口部の開口径は、前記内周列に形成されたパッド上の前記開口部の開口径と異なることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記外周列に形成されたパッド上の前記開口部の開口径は、前記内周列に形成されたパッド上の前記開口部の開口径よりも小さいことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記外周列に形成されたパッド上の前記開口部の開口径は、前記内周列に形成されたパッド上の前記開口部の開口径よりも大きいことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記外周列に形成されたパッドの上面は、前記樹脂保護膜に覆われていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記外周列に形成されたパッド上の前記樹脂保護膜には、開口部が形成されており、
前記外周列に形成されたパッド上の前記開口部の開口形状は、リング型形状であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項７】
前記外周列に形成されたパッド上の前記樹脂保護膜には、開口部が形成されており、
前記外周列に形成されたパッド上の前記開口部の開口形状は、アレイ状に並んだ複数個の開口が形成された形状であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項８】
前記外周列に形成されたパッド上の前記樹脂保護膜には、前記リング型形状の内側にアレイ状に並んだ複数個の開口がさらに形成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
前記外周列に形成されたパッド上の前記樹脂保護膜には、前記リング型形状の外側に複数個の開口がさらに形成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
前記外周列に形成されたパッドの径は、前記内周列に形成されたパッドの径よりも大きいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１１】
前記外周列に形成されたパッドの径は、前記内周列に形成されたパッドの径よりも小さいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１２】
前記外周列に形成されたパッド上に配置されるバンプの径は、前記内周列に形成されたパッド上に配置されるバンプの径よりも大きいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１３】
前記外周列に形成されたパッド上に配置されるバンプの径は、前記内周列に形成されたパッド上に配置されるバンプの径よりも小さいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１４】
前記外周列に形成されたパッドの配置密度は、前記内周列に形成されたパッドの配置密度よりも高いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１５】
前記外周列に形成されたパッドが電源端子として使用されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１６】
前記複数のパッドのうち前記半導体チップの四隅部に形成されたパッドの配置密度は、前記複数のパッドのうち前記半導体チップの四隅部以外に形成されたパッドの配置密度よりも高いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１７】
前記複数のパッドのうち前記半導体チップの四隅部に形成されたパッドが電源端子として使用されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１８】
前記複数の入出力セルは、タイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルと、前記半導体チップの内部に形成され、且つタイミングばらつきが生じると前記半導体チップに誤動作を引き起こす第２種別のセルとからなり、
前記外周列に形成されたパッドの下側に位置する前記半導体チップの内部領域において、前記第１種別のセルの配置密度は前記第２種別のセルの配置密度よりも高いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１９】
前記半導体チップとフリップ接合するためのインターポーザをさらに備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項２０】
前記外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、前記内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも大きいことを特徴とする請求項１９に記載の半導体集積回路装置。
【請求項２１】
前記外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、前記内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも小さいことを特徴とする請求項１９に記載の半導体集積回路装置。
【請求項２２】
前記半導体チップとフリップ接続したインターポーザ上の前記半導体チップの外周列において、前記半導体チップと前記インターポーザとを接合する樹脂材は、前記半導体チップの周囲及び前記半導体チップの外周列上部に塗布されていることを特徴とする請求項１９に記載の半導体集積回路装置。
【請求項１】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数のパッドは、前記半導体チップの外周列に形成されたパッドと、前記半導体チップの内周列に形成されたパッドとからなり、
前記複数のパッドの各々の上には、樹脂保護膜が形成されており、
前記外周列に形成されたパッド上の前記樹脂保護膜の形状は、前記内周列に形成されたパッド上の前記樹脂保護膜の形状と異なることを特徴とする半導体集積回路装置。
【請求項２】
前記樹脂保護膜には、前記複数のパッドの各々の上に開口部が形成されており、
前記外周列に形成されたパッド上の前記開口部の開口径は、前記内周列に形成されたパッド上の前記開口部の開口径と異なることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記外周列に形成されたパッド上の前記開口部の開口径は、前記内周列に形成されたパッド上の前記開口部の開口径よりも小さいことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記外周列に形成されたパッド上の前記開口部の開口径は、前記内周列に形成されたパッド上の前記開口部の開口径よりも大きいことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記外周列に形成されたパッドの上面は、前記樹脂保護膜に覆われていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記外周列に形成されたパッド上の前記樹脂保護膜には、開口部が形成されており、
前記外周列に形成されたパッド上の前記開口部の開口形状は、リング型形状であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項７】
前記外周列に形成されたパッド上の前記樹脂保護膜には、開口部が形成されており、
前記外周列に形成されたパッド上の前記開口部の開口形状は、アレイ状に並んだ複数個の開口が形成された形状であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項８】
前記外周列に形成されたパッド上の前記樹脂保護膜には、前記リング型形状の内側にアレイ状に並んだ複数個の開口がさらに形成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
前記外周列に形成されたパッド上の前記樹脂保護膜には、前記リング型形状の外側に複数個の開口がさらに形成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
前記外周列に形成されたパッドの径は、前記内周列に形成されたパッドの径よりも大きいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１１】
前記外周列に形成されたパッドの径は、前記内周列に形成されたパッドの径よりも小さいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１２】
前記外周列に形成されたパッド上に配置されるバンプの径は、前記内周列に形成されたパッド上に配置されるバンプの径よりも大きいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１３】
前記外周列に形成されたパッド上に配置されるバンプの径は、前記内周列に形成されたパッド上に配置されるバンプの径よりも小さいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１４】
前記外周列に形成されたパッドの配置密度は、前記内周列に形成されたパッドの配置密度よりも高いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１５】
前記外周列に形成されたパッドが電源端子として使用されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１６】
前記複数のパッドのうち前記半導体チップの四隅部に形成されたパッドの配置密度は、前記複数のパッドのうち前記半導体チップの四隅部以外に形成されたパッドの配置密度よりも高いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１７】
前記複数のパッドのうち前記半導体チップの四隅部に形成されたパッドが電源端子として使用されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１８】
前記複数の入出力セルは、タイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルと、前記半導体チップの内部に形成され、且つタイミングばらつきが生じると前記半導体チップに誤動作を引き起こす第２種別のセルとからなり、
前記外周列に形成されたパッドの下側に位置する前記半導体チップの内部領域において、前記第１種別のセルの配置密度は前記第２種別のセルの配置密度よりも高いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１９】
前記半導体チップとフリップ接合するためのインターポーザをさらに備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項２０】
前記外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、前記内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも大きいことを特徴とする請求項１９に記載の半導体集積回路装置。
【請求項２１】
前記外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、前記内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも小さいことを特徴とする請求項１９に記載の半導体集積回路装置。
【請求項２２】
前記半導体チップとフリップ接続したインターポーザ上の前記半導体チップの外周列において、前記半導体チップと前記インターポーザとを接合する樹脂材は、前記半導体チップの周囲及び前記半導体チップの外周列上部に塗布されていることを特徴とする請求項１９に記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−１７６０１１（Ｐ２０１１−１７６０１１Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−３７３４５（Ｐ２０１０−３７３４５）
【出願日】平成２２年２月２３日（２０１０．２．２３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２３日（２０１０．２．２３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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