【課題】意図しない低周波信号の入力を防止することにより、規格値を超過するドレイン電流を発生することを回避できる接合形電界効果トランジスタを用いた増幅回路装置を提供する。
【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量を付加し、当該容量とＪ−ＦＥＴ１のゲート−ソース間に接続される抵抗２とによってハイパスフィルタ５を構成する。ハイパスフィルタ５の遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。チップを構成する基板の裏面にイオン注入によりｎ型不純物層を設け、ｐ＋型半導体基板とｐｎ接合を形成して接合容量をハイパスフィルタ５の容量４とする。 （もっと読む）

【課題】安定した静電気保護機能を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。 （もっと読む）

【課題】小さな面積で電源端子との間に保護素子が設けられていないオープンドレイン信号端子のＥＳＤ保護を図る半導体装置を提供する。
【解決手段】第１導電型ウェルの表面にソースが第２の電源に接続され、ドレインがオープンドレイン信号端子に接続された第２導電型ＭＩＳトランジスタを設ける。ＭＩＳトランジスタの電流が流れる方向と並行にＭＩＳトランジスタの両側に第２導電型の第１領域を設け、オープンドレイン信号端子に接続する。その全体を第２の電源に接続された第１導電型ガードリングで囲い、さらにその外側を第１の電源に接続された第２導電型ガードリングで囲う。 （もっと読む）

【課題】 静電気を集積回路装置の特定の端子に誘導し、さらに静電気が誘導される端子を含む特定の出力セルのみで静電気耐圧を強化することで大多数の入出力セルのサイズを小さくすること。
【解決手段】 電気光学装置２００は、電気光学パネル１００と、それを駆動する集積回路装置１とを含む。電気光学パネルは、第１基体１１０に形成された複数のセグメント電極１１２と、第２基体１２０に形成された共通電極１２２とを含む。集積回路装置は、複数のセグメント電極専用端子ＳＥＧ１〜ＳＥＧｍ−２と、共通電極専用端子ＴＰ０，ＴＰ１とを含む。電気光学装置２００は、複数のセグメント電極と複数のセグメント電極専用端子とをそれぞれ接続する複数の第１配線２２０と、共通電極と少なくとも一つの共通電極専用端子とを接続する第２配線２３０とを含み、第２配線のインピーダンスが複数の第１配線の各々のインピーダンスよりも小さい。 （もっと読む）

【課題】バイポーラトランジスタにおいてオフ耐圧及び破壊電流量の双方を高くする。
【解決手段】第２のベース領域１１６は、ディープウェル１１２の表層に形成されており、平面視において第１のベース領域１１４とシンカー１１０との間に位置している。そして第２のベース領域１１６は、第１のベース領域１１４に接続しており、第１のベース領域１１６よりも不純物濃度が高く、かつ第１のベース領域１１６よりも深さが浅い。埋込層１０８は、半導体層１０６に形成され、上面がディープウェル１１２及びシンカー１１０に接しており、ディープウェル１１２よりも不純物濃度が高い。 （もっと読む）

【課題】デジタル回路からアナログ回路へのノイズの混入を十分に抑圧する半導体集積回路装置を提供することを目的とする。
【解決手段】デジタル回路を形成するデジタル回路領域１３と、アナログ回路を形成するアナログ回路領域１２とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域１２ａと、アナログ回路の受動素子を形成する受動素子領域１２ｂ，１２ｃとに分離し、受動素子領域１２ｂ，１２ｃをデジタル回路領域１３と隣り合う領域に配置し、能動素子領域１２ａをデジタル回路領域１３から離れた領域に配置した半導体集積回路装置において、受動素子領域１２ｂ，１２ｃの半導体基板２０に半導体基板の導電型と異なる第１導電型の第１ウェル２１を形成し、第１ウェル２１内に第１ウェルの第１導電型と異なる第２導電型の第２ウェル２２を形成し、第２ウェル２２上に素子分離膜２３を介在させて受動素子を配設した。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】電源電圧の分離数や接地電圧の分離数の増大により静電保護回路の回路数もしくは静電保護素子数の増大を軽減する。
【解決手段】半導体集積回路１は、第１と第２と第３の動作電圧供給端子２１、２２、２３と、第１と第２と第３の内部回路１１、１２、１３と、第１と第２と第３の静電保護回路４１、４２、４３と、接続中Ｃｄとを具備する。第１と第２と第３の内部回路１１、１２、１３は、第１と第２と第３の動作電圧供給端子２１、２２、２３の第１と第２と第３の動作電圧でそれぞれ動作する。第１と第２と第３の静電保護回路４１、４２、４３は、第１と第２と第３の動作電圧供給端子２１、２２、２３と接続中点Ｃｄの間にそれぞれ接続される。すなわち、第１と第２と第３の静電保護回路４１、４２、４３は、従来のΔ(デルタ)接続ではなく、接続中点Ｃｄに関してＹ(スター)接続される。 （もっと読む）

【課題】低容量保護ダイオードを採用した静電破壊防止用保護ダイオードからなる半導体装置において、半導体基板の表面に電圧制限素子としてのツェナーダイオード形成のための占有面積を不要とする。
【解決手段】Ｐ＋型半導体基板１にＰ＋型埋め込み拡散層１ｂを形成する。次に、その上をノンドープの第１エピタキシャル層４ａで被覆する。次に、該第１エピタキシャル層４ａ上にＮ型の高比抵抗の第２エピタキシャル層４ｂを形成する。該第２エピタキシャル層４ｂをＰ＋分離層６で第１保護ダイオード形成領域５０と第２保護ダイオード形成領域５１に分離する。第１保護ダイオード形成領域５０の第１エピタキシャル層４ａの表面から第１エピタキシャル層４ａ及び第２エピタキシャル層４ｂに延在するＮ＋型埋め込み層２等を形成する。Ｐ＋型埋め込み拡散層１ｂから延在するＰ＋型這い上がり層１ｃとＮ＋型埋め込み層２でツェナーダイオードＴＤ等を形成する。 （もっと読む）

【課題】ＥＳＤ保護回路を備え外部端子数を効率よく配置できる半導体集積回路装置を提供する。
【解決手段】第１、第２電源電圧を供給する第１、第２電源パッドに対応した第１、第２電源セル、第１信号パッドに対応した入出力セル、第１電源電圧を供給する第１電源線、第２電源電圧を供給する第２電源線を有する。入出力セルは、信号入出力を行う回路、静電保護回路及び第１電源線と第２電源線との間に設けられた第１ＭＯＳを有する。第１電源セルは、第１電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第１電源パッドに向かう電流を流す一方向性素子を有する。第２電源セルは、第２電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第２電源パッドに向かう電流を流す一方向性素子を有する。第１ＭＯＳのゲートとウェルは時定数回路と接続される。 （もっと読む）

【課題】ダイオード機能を有するＧａＮ−ＨＥＭＴのようなIII族窒化物トランジスタを提供する。
【解決手段】GaＮスイッチングデバイスは、低しきい値のGaＮトランジスタ３４６の両端間に結合された高しきい値のGaＮトランジスタ３４０を有しており、この低しきい値のGaＮトランジスタ３４６が逆方向モードで並列ダイオードとして機能するようになっている。高しきい値のGaＮトランジスタ３４０は、順方向モードの際にGaＮスイッチングデバイスに対し雑音排除性を提供するように構成されている。互いに著しく異なるしきい値を有するようにする。その結果、従来のシリコンＦＥＴにおける固有のボディダイオードの機能及びモノリシック構造を維持したまま、III族窒化物スイッチングデバイスの優れたスイッチング特性を利用することができるようになる。 （もっと読む）

【課題】ダイオードセルを有する半導体装置において、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制できるレイアウトを提供する。
【解決手段】標準セルＣ１は、Ｙ方向に延び、Ｘ方向に同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有する。ダイオードセルＣ２は標準セルＣ１にＹ方向において隣り合っている。ゲートパターンＧ１，Ｇ２，Ｇ３は、各終端部ｅ１，ｅ２，ｅ３がＹ方向において同じ位置にあり、Ｘ方向における幅が同一である。ダイオードセルＣ２は、ダイオードとして機能する拡散層Ｄ１〜Ｄ１０に加えて、標準セルＣ１のゲートパターンＧ１，Ｇ２，Ｇ３の終端部ｅ１，ｅ２，ｅ３に対向するように配置された、ゲートパターンＧ４，Ｇ５，Ｇ６からなる複数の対向終端部ｅｏ１，ｅｏ２，ｅｏ３を備えている。 （もっと読む）

【課題】ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１０１の上に、被保護素子のゲート絶縁膜となる第１の絶縁膜１２２を形成する工程（ａ）と、保護素子部３０２において第１の絶縁膜１２２の少なくとも一部を除去する工程（ｂ）と、工程（ｂ）よりも後に、被保護素子部３０１において第１の絶縁膜１２２の表面を窒化する工程（ｃ）と、工程（ｃ）よりも後に、被保護素子部３０１及び保護素子部３０２の上に跨るように導電膜を選択的に形成することにより、互いに接続された被保護素子のゲート電極１４１及び保護素子の電極１４２を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】半導体装置の電源電圧の変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】片面２電極ダイオードにおいて、トレンチ型絶縁層を設けることで、素子分離領域を形成するより、電流が流れるｐｎ接合部の面積を大きくし、かつ横方向に電流が流れないようにすることで、ｐｎ接合部の湾曲部（突端部）に集中することを防ぐことができる。また、他電極（直下にｐｎ接合が存在しない方の電極）を高濃度の埋め込み層と接続することで、電流経路に低抵抗層を作り、電流集中が発生しても、破壊が起きにくくなり、それにより、ＥＳＤ耐量を改善することが可能となる。
【解決手段】本発明にかかる半導体装置は、アノード領域と、カソード領域と、チップ表面のｐ層とｎ層間に形成したトレンチ型絶縁層を有する。 （もっと読む）

【課題】静電気保護用の抵抗を使用せずに静電気放電から保護することのできる静電気保護回路及び集積回路を提供する。
【解決手段】端子Ｐ１が複数のトランジスター２１に接続され、端子Ｐ２が入出力パッドに接続されており、所定範囲のレベルの電気信号に対して端子Ｐ１と端子Ｐ２との間を通すトランスミッションゲート１０Ａを備え、トランスミッションゲート１０Ａは、前記所定範囲外のレベルの電気信号を前記所定範囲のレベルの電気信号に変更可能なクランプダイオード１４Ａを有する。 （もっと読む）

【課題】 工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】 素子分離にシャロートレンチ分離領域５０１を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極３０１下面のゲート絶縁膜を介してＰ型シリコン基板表面に形成されたチャネル領域の表面に、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２から一定の距離を隔てたオフセット領域６０１を介して、濃いＰ型の不純物濃度領域からなるＰ型ブレークダウン領域４０１を形成した半導体装置とした。 （もっと読む）

【課題】隣接する端子間にサージ電圧が印加された場合に、隣接する端子の間に接続された回路素子をサージ電圧による静電破壊から保護する。
【解決手段】半導体集積回路１００は、端子Ｐ０〜Ｐ１４、ダイオード接続されたＭＯＳトランジスタＭＮ０〜ＭＮ１５、保護ダイオード回路ＨＤ０〜ＨＤ１４、電池放電用ＭＯＳトランジスタＴ１〜Ｔ１４、電池電圧検出制御回路１０及び過電圧保護用のクランプ回路２０を含んで構成される。そして、電池放電用ＭＯＳトランジスタＴ１〜Ｔ１４は、端子Ｐ０〜Ｐ１４の隣接する各端子間にそれぞれ接続されている。ダイオード接続されたＭＯＳトランジスタＭＮ１〜ＭＮ１４は、端子Ｐ０〜Ｐ１４の隣接する各端子間にそれぞれ接続される。 （もっと読む）