【課題】内部回路を静電破壊から保護すると共に、入力端子に電池が誤って逆接続された場合でも、保護トランジスタ４の破壊を防止することができる入力保護回路を提供する。
【解決手段】入力端子１と内部回路２の信号入力端は配線３によって接続されている。
入力端子１に近い箇所の配線３と接地の間にＰチャネル型の第１の保護トランジスタ４Ａが接続されている。第１の保護トランジスタ４Ａと配線３の接続点よりも内部回路２に近い箇所の配線３に保護抵抗５が挿入されている。第１の保護トランジスタ４Ａにおいて、ソースＳは配線３に接続され、ドレインＤ１は接地され、ゲートＧ１とバックゲートＢ１とは電気的に共通接続されている。 （もっと読む）

【課題】電源および／またはグランドを介したスプリアス・ノイズ対策と、端子数の削減との両立を可能とする、半導体集積回路パッケージ、およびそれを備えた受信装置を実現する。
【解決手段】ＭＯＰ−ＩＣ３は、Ｉ／Ｏ ＰＡＤ２において、所定数のグランド端子６ｂおよび７ｂに関して、アナログ回路がグランド端子６ｂと接続されており、デジタル回路がグランド端子７ｂと接続されており、グランド端子６ｂおよび７ｂはいずれも、ダウンボンド１０および１１によりそれぞれ、リードフレーム４の裏面共通グランド５に接続されている。 （もっと読む）

【課題】ＥＳＤ保護回路の配線部の寄生容量を低減する。
【解決手段】一つの実施形態によれば、ＥＳＤ保護回路は、複数のダイオードから構成されるＥＳＤ保護ダイオード、第一の空隙部、及び第二の空隙部が設けられる。ＥＳＤ保護ダイオードは、信号線と低電位側電源の間に設けられ、信号線に印加される静電気が入力される。第一の空隙部は、信号線と複数のダイオードの少なくともいずれか１つを接続する第一の配線と複数のダイオードが形成される半導体基板の間に設けられる。第二の空隙部は、複数のダイオードの間を接続する第二の配線と半導体基板の間に設けられる。 （もっと読む）

【課題】被保護回路を静電気放電から保護しつつ、周期性ノイズの印加によって被保護回路が誤動作することを抑制する静電気保護回路を提供する。
【解決手段】静電気放電から、被保護回路を保護する静電気保護回路であって、被保護回路への静電気放電の印加を抑制する抑制回路と、電圧レベルが周期的に変化する周期性ノイズが印加された際に、抑制回路の駆動をオフする制御回路と、を有する。 （もっと読む）

【課題】専用のスイッチング素子を設けずに、製品出荷前検査のときに電圧制限回路を出力素子から切り離すことが可能な、半導体集積回路を提供する。
【解決手段】能動素子である出力素子１０は、ドレインが第１のパッド３１に接続され、ソースが第３のパッド３３に接続されて、ゲートが出力素子駆動回路１１に接続されている。電圧制限回路２０は、２つのツェナーダイオード２１及び２２を直列に逆バイアス方向で接続した構成であり、第２のパッド３２に印加される電圧を所定のクランプ電圧に制限する。このように、通常動作時には電気的に接続されるべき出力素子１０のドレインと電圧制限回路２０のカソードとを、半導体集積回路１のウェーハ状態では２つのパッド３１及び３２で分離している。 （もっと読む）

【課題】 集積回路の端子間が短絡した場合の高電圧による破壊から出力回路を保護する。
【解決手段】 出力回路は、ソースが第１電源端子に接続されたＰＤＭＯＳとソースが第２電源端子に接続されたＮＤＭＯＳとで構成され、出力信号が出力端子から出力される第１ＣＭＯＳインバータと、ソースが第１電源端子に接続された第１ＰＭＯＳと第１ＮＭＯＳとで構成され、出力信号がＰＤＭＯＳのゲートに入力される第２ＣＭＯＳインバータと、第２ＰＭＯＳとソースが第２電源端子に接続された第２ＮＭＯＳとで構成され、出力信号がＮＤＭＯＳのゲートに入力される第３ＣＭＯＳインバータと、第１ＰＭＯＳおよび第１ＮＭＯＳのソース間電圧をＰＤＭＯＳのゲート・ソース間耐圧より低い電圧にクランプする第１クランプ回路と、第２ＰＭＯＳおよび第２ＮＭＯＳのソース間電圧をＮＤＭＯＳのゲート・ソース間耐圧より低い電圧にクランプする第２クランプ回路と、を含む。 （もっと読む）

【課題】２次電池パックの保護回路を更に小型化すること。
【解決手段】本発明に係る半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。 （もっと読む）

【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】チップ面積を大きくすることなく、チップの空いている外周部分を利用しながら、直列抵抗が小さく、かつ、充分に保護機能を果たすことができる保護ダイオードを有する半導体装置を提供する。
【解決手段】半導体層４に複数個のトランジスタセルＴが配列されて形成されている。その複数個のトランジスタセルＴより外周側（チップ端部側）の絶縁膜６上にポリシリコン膜によるリング状のｐ形層１ｂとｎ形層１ａとが交互に設けられることにより、保護ダイオード１が形成されている。保護ダイオード１は、その一番外側の層にＡｌなどの金属膜がリング状に接続され、そのング状に設けられている金属膜はソース配線３と金属膜１４によりコンタクトされ、一番内側の層にリング状に接続された金属膜がゲート配線２と接続されると共にトランジスタセルＴの外周側の一部セルのゲートと接続されている。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】電源電圧以下の維持電圧Ｖｈでも良好なＥＳＤ保護を行う。
【解決手段】半導体集積回路のＥＳＤ保護回路１１は、電位端子とグランド電位間に、スナップバック動作を持つ第１のＥＳＤ保護素子１としてのｇｇＭＯＳトランジスタと、スナップバック動作を持つＥＳＤ保護素子１のスナップバック動作電圧Ｖｔ１に対して、低いブレークダウン電圧Ｖｒを持ち、かつ高い破壊電圧Ｖｔ２を持つ第２のＥＳＤ保護素子２としてのダイオードとが並列に接続されている。 （もっと読む）

【課題】ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴにおいて、ＭＩＳＦＥＴの性能向上を図りながら、ゲート絶縁膜の静電破壊を防止することができる技術を提供する。
【解決手段】ダミーゲート電極９ａを備えるトレンチゲート構成のパワーＭＩＳＦＥＴと保護ダイオードとを同一の半導体基板１上に形成する。そして、保護ダイオードをソース電極２４とゲート配線２５の間に設ける。このような半導体装置の製造方法において、ダミーゲート電極９ａ用のポリシリコン膜と保護ダイオード用のポリシリコン膜を同時に形成する。また、パワーＭＩＳＦＥＴのソース領域と保護ダイオードのｎ^＋型半導体領域１５を同一工程で形成する。 （もっと読む）

【課題】 差動信号ラインに、第１入力端子と第２入力端子を有し、ダイオードにより構成される１パッケージの保護装置を接続する場合、第１入力端子と第２入力端子間のアイソレーションを十分確保し、また、第１入力端子に接続するダイオードと第２入力端子に接続するダイオードの部品ばらつきを抑制する必要がある。また、差動信号ラインに用いる保護装置の場合、部品容量とＥＳＤ破壊耐量を所望の範囲に収めるようにする必要がある。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面にｐｎ接合を形成し、互いに離間する第１ｎ＋型不純物領域、第２ｎ＋型不純物領域、第３ｎ＋型不純物領域を設け、第１入力端子に接続する第１ｎ＋型不純物領域と、第２入力端子に接続する第３ｎ＋型不純物領域との間に、接地端子に接続する第２ｎ＋型不純物領域を配置して、横型の双方向ｐｎ接合ダイオードによる保護装置を提供する。 （もっと読む）

【課題】電源オープン検出回路の動作マージンを大きくする。
【解決手段】電源端子とグランド端子と入力端子と内部回路とが形成された集積回路において，入力端子と電源端子との間に設けられ，入力端子から前記電源端子への方向の一方向性回路と，電源端子が外部電源と接続しているか否かを検出して電源オープン検出信号を出力する電源状態判定回路とを有する。一方向性回路は，電源端子の電圧がゲートに印加される第１のトランジスタと，第１のトランジスタに直列に接続された第２のトランジスタとを有し，入力端子には外部電源の電圧が入力される。 （もっと読む）

【課題】 ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や汎用性に限界があった。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面にｐｎ接合を形成し、互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトする第１導電層と、第１導電層にコンタクトし入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトする第２導電層と、第２導電層にコンタクトし接地端子に電気的に接続する第２電極とを設けて横型の双方向ｐｎ接合ダイオードによる保護装置を提供する。 （もっと読む）

【課題】電子機器、例えばＥＣＵの小型化を妨げることなく、電子機器を静電気から保護することが可能な配線システムを提供する。
【解決手段】電子素子が実装される配線パターン５〜１２を有する回路基板２と、電気部品が接続される電気配線２３〜３０と、電気配線２３〜３０に接続された端子１４〜２１が複数配列された端子配列部１３とを備えており、端子配列部１３は、互いに隣接して配置された第１端子１６と第２端子１５とを含み、第１端子１６は、配線パターンのうち、接地経路を有する配線パターン７、または電気配線のうち、接地経路を有する電気配線２５に接続されており、第２端子１５は、配線パターンのうち、静電気Ｖに対して易破壊性の電子素子２２が実装される配線パターン６に接続されている。 （もっと読む）

【課題】 ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や耐圧の汎用性に限界があった。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面に互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、これらの周囲に互いに離間する第１ｐ＋型不純物領域と第２ｐ＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトし、入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトし、接地端子に電気的に接続する第２電極とを設ける。第１ｎ＋型不純物領域および第２ｎ＋型不純物領域は１４０μｍ以上離間され、それぞれ角丸四角形状でｐ＋型半導体基板の対角線に沿って配置される。 （もっと読む）

【課題】 ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や耐圧の汎用性に限界があった。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面に互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、これらの直下にこれらの底面より小さい第１ｐ＋＋型不純物領域と第２ｐ＋＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトし、入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトし、接地端子に電気的に接続する第２電極とを設ける。第１ｎ＋型不純物領域および第２ｎ＋型不純物領域は１４０μｍ以上離間され、それぞれ角丸四角形状でｐ＋型半導体基板の対角線に沿って配置される。 （もっと読む）

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。 （もっと読む）

【課題】トレンチゲート型パワーＭＯＳＦＥＴのゲート電極の微細化に伴って、トレンチ底部の曲率が大きくなり、その部分に電界が集中し、ゲート酸化膜（絶縁膜）の劣化が起きる。このゲート絶縁膜の劣化は、Ｎチャネル型パワーＭＯＳＦＥＴの場合、ゲート側バイアスが負である場合に起こりやすく、Ｐチャネル型パワーＭＯＳＦＥＴの場合、ゲート側バイアスが正である場合に起こりやすい。
【解決手段】本願発明は、絶縁ゲート型パワー系トランジスタ等をチップ内に具備する半導体装置であって、ゲート保護素子は双方向ツェナーダイオードを具備し、前記双方向ツェナーダイオードは、そのゲート側がマイナスバイアスされたときの耐圧と、そのゲート側がプラスバイアスされたときの耐圧とは相互に異なるように、複数の濃度の異なるＰ型不純物領域（またはＰ型不純物領域）を有する。 （もっと読む）