【課題】アイソレーションを改善した半導体スイッチを提供する。
【解決手段】第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に接続されたスルーＦＥＴ及び前記第２の端子と第１の接地端子との間に接続されたシャントＦＥＴを有してなるスイッチ部と、前記スルーＦＥＴを駆動する第１の制御端子と、前記シャントＦＥＴを駆動する第２の制御端子と、前記スイッチ部と同一の基板に設けられ前記第１の制御端子及び前記第２の制御端子に差動出力する駆動回路と、を備えたことを特徴とする半導体スイッチが提供される。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）

【課題】伝送ラインや分布増幅器などの分配電子回路を開示する。
【解決手段】本発明は、インプットターミナル（２）と、アウトプットターミナル（３）と、電力供給ライン（４、５）と、インプットターミナル（２）とアウトプットターミナル（３）との間に設けられ一つのセクションから別のセクションへ電気信号を伝送するように配置された一連セクション（６１、６２、６３、６４、６５）とを含み、個々のセクション（６１、６２、６３、６４、６５）は、電子放電静電（ＥＳＤ）イベントの発生の際に対応するＥＳＤ電流を電力供給ライン（４、５）に運ぶように構成されたＥＳＤ保護（９）を含み、個々のセクション（６１、６２、６３、６４、６５）のＥＳＤ保護要素（９）は、ＥＳＤイベントの発生の際に、最初のセクション（６１）の前に後続のセクション（６２、６３、６４、６５）が起動されるように選択されている分配電子回路である。 （もっと読む）

【課題】高温度における電圧上昇率（ｄＶ／ｄｔ）耐量を向上し、誤動作を防止することができるサイリスタを提供する。

【解決手段】半導体層（２０）の一方の主面において、第１の導電型（ｐ型）をもつ第１の半導体層（２１）上に第１の主電極（１１）が形成され、前記第１の導電型と反対の第２の導電型（ｎ型）をもち前記第１の半導体層中に局所的に形成された第２の半導体層（２４）と、該第２の半導体層と前記第１の半導体層とに接続するゲート電極（１３）とが、前記第１の主電極が形成されていない箇所に形成され、
前記半導体層の他方の主面において、第２の主電極（１２）が形成され、
前記第１の主電極と前記第２の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、
前記ゲート電極と前記第１の主電極との間に接続され、ＳＢＤ（３１、３２）から成る双方向ダイオードを具備することを特徴とする半導体装置。 （もっと読む）

【課題】負電位にスイングする端子を保護する。
【解決手段】第１保護回路２は第１ダイオードＤ１と第１トランジスタＭ１を備える。第１ダイオードＤ１のアノード１２は、保護対象の端子Ｐ１に接続される。第１トランジスタＭ１は、その伝導チャンネルの第１端子２２が第１ダイオードＤ１のカソード１４と接続され、その伝導チャンネルの第２端子２８、ゲート２４およびバックゲート２６が、固定電圧端子Ｐ２に接続されたＮチャンネルＭＯＳＦＥＴである。第１トランジスタＭ１はＰ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴである。第１ダイオードＤ１は第１トランジスタＭ１と共通のＮ型ウェル内に形成される。第１ダイオードＤ１のカソード１４および第１トランジスタＭ１の伝導チャンネルの第１端子２２は、Ｎ型ウェル３０と接続される。 （もっと読む）

【課題】半導体チップのチップサイズを縮小化することができる技術を提供する。特に、ＬＣＤドライバを構成する長方形形状の半導体チップにおいて、短辺方向のレイアウト配置を工夫することにより、半導体チップのチップサイズを縮小化することができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップＣＨＰ２は、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている。 （もっと読む）

【課題】半導体装置が形成された後においても、定常損失とスイッチング損失を調整することができる半導体装置を提供する。
【解決手段】第１導電型の第１半導体層、及び該第１半導体層における一方の主面側の表層に形成された少なくとも１つの第２導電型の第２半導体層を有する半導体基板と、第１半導体層における他方の主面に形成された第１電極と、第１半導体層における一方の主面に形成された第２電極と、を備え、第１電極と第２電極との間に電流が流れるダイオードを有する半導体装置であって、第１半導体層における一方の主面側に、第１半導体層に流入するキャリアの注入量を制御する制御信号を入力するための制御パッドと、該制御パッドと電気的に接続された制御電極と、該制御電極と第２電極、及び制御電極と半導体基板を絶縁する絶縁部材と、が形成されている。 （もっと読む）

【課題】半導体装置に用いられる保護回路を効果的に機能させ、サージによる半導体装置の破壊を防ぐ。
【解決手段】端子電極と、保護回路と、集積回路と、それぞれを電気的に接続する配線を有し、保護回路は端子電極と集積回路の間に設けられ、端子電極と、保護回路と、集積回路を、配線を分岐することなく接続する半導体装置である。静電気放電による半導体装置の破壊を低減することができる。また、半導体装置の不良発生を低減することができる。 （もっと読む）

【課題】 ＥＳＤサージ保護機能を損なうことなく、小型化可能な半導体装置を提供する。
【解決手段】 本発明の半導体装置１０は、内部回路１１と、保護回路１２と、外部端子１５と、接地端子１６とを備え、前記外部端子１５と前記接地端子１６との間に、前記内部回路１１と前記保護回路１２とが、並列に電気的に接続され、前記保護回路１２が、保護素子１３と、インダクタンス素子１４とを備え、前記保護素子１３と前記インダクタンス素子１４とが、直列に電気的に接続されていることを特徴とする。 （もっと読む）

【課題】複雑な回路を用いることなく、半導体装置の起動／停止時の誤動作を回避する半導体装置を提供する。
【解決手段】ＯＮ／ＯＦＦ信号VEin（150）が増加し、ＮチャネルＭＯＳトランジスタM1（110）のドレイン電圧が増加するとドレイン電流と抵抗R1（111）の積で示される電圧(VDD1-VE11)が抵抗R1（111）の両端に発生する。またドレイン電流と抵抗R2（112）の積で示される電圧VE21が抵抗R2（112）の両端に発生する。よって抵抗R1（111）と抵抗R2（112）の値を調整することで信号VE11とVE21のVEin（150）に対する変化量を調整することができる。クランプ回路1（120）およびクランプ回路2（130）は、次段の回路の入力部（図示せず）を保護し、クランプ回路3（140）はＮチャネルＭＯＳトランジスタM1（110）のゲートを保護する。 （もっと読む）

【課題】過電圧に伴う破壊を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の一態様には、互いに並列に接続され、ゲート電極１０、ソース電極９及びドレイン電極１５を備えた複数の縦型トランジスタ３２と、前記複数の縦型トランジスタ３２を個別に取り囲むダイオード３１と、が設けられている。前記ソース電極９に前記ダイオード３１のアノード１１が接続され、前記ドレイン電極１５に前記ダイオードのカソード１が接続されている。 （もっと読む）

【目的】裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【構成】支持基板１００上に埋め込み酸化膜２００を介して半導体層１０１が形成され、半導体層１０１上に高電位側第２段トランジスタ３０２とそれを囲むように低電位側第１段トランジスタ３０１を形成し、第２段トランジスタのドレイン電極１０７１と第１段トランジスタ３０１のソース電極１０７２を接続する。第２段トランジスタ３０２のドレイン電極１１４はドレインパッド１１９と接続される。 （もっと読む）

【課題】ＥＳＤ耐量及びノイズ耐性を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、ＮＰＮバイポーラトランジスタＴｒ１と、一端がパッド１０に接続されたトリガ素子２０とを具備する。ＮＰＮバイポーラトランジスタＴｒ１は、第１ベース拡散層２０４と、パッド１０に接続されたコレクタ拡散層４と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１を介してトリガ素子２０の他端に接続されたトリガタップ１と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１と異なる第２配線Ｌ２を介してＧＮＤに共通接続されたエミッタ拡散層２及び第２ベース拡散層３とを備える。 （もっと読む）

【課題】本発明は、テスト用端子を他の端子と共用しつつ、内部抵抗の抵抗値にばらつきがあっても、内部回路の機能の検査結果に与える影響を抑えることができる、半導体装置の提供を目的とする。
【解決手段】入力端子４と、電源ライン４１にベースが接続されたｐｎｐバイポーラトランジスタＱ１と、Ｑ１と端子４の間の抵抗Ｒ１と、Ｑ１とグランドの間の抵抗Ｒ２と、端子４からの入力電圧Ｖｃが所定電圧Ｖｔｈ以上であることを条件に動作し、入力電圧ＶｃがＱ１を導通させることができない電圧領域内に所定電圧Ｖｔｈが設定された動作回路１０と、入力電圧Ｖｃにより抵抗Ｒ２に電流が流れることによってＱ１が導通していないときの非導通時電圧値から電圧値が変化する内部電圧ＶＡを基準電圧と比較するコンパレータを含む回路２０と、内部電圧ＶＡと基準電圧との比較結果に対応した出力電圧Ｖｏｕｔを出力するための出力端子３とを備える、半導体装置。 （もっと読む）

【課題】ドライバ回路の回路素子を破壊から保護する半導体集積回路を提供することを目的とする。
【解決手段】ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、前記ブートストラップ回路のキャパシタＣ１が接続される第１端子ＢＳと第２端子ＳＷ間を前記キャパシタＣ１に印加される最大電圧より大きい電圧でブレークダウンする標準耐圧とする保護素子３０を設けた。 （もっと読む）

【課題】 保護ダイオードのＥＳＤ耐量を向上させる手法として、保護ダイオードを構成するｐｎ接合の総面積（以下ｐｎ接合面積）、またはｐｎ接合面に沿った長さ（以下ｐｎ接合長）を増加させることが知られている。しかしこの場合、同じチップサイズで比較すると、動作領域の面積を縮小することになりＭＯＳＦＥＴのオン抵抗が増大する。あるいは同じ動作領域の面積を確保すると、チップサイズが拡大してしまう問題がある。
【解決手段】 保護ダイオードは、ｐ型半導体領域と、ｎ型半導体領域と、ｐ型半導体領域およびｎ型半導体領域が当接するｐｎ接合面とを有し、ｐ型半導体領域およびｎ型半導体領域はそれぞれ、ｐｎ接合面の延在方向に沿って凹部と凸部が交互に配置される。保護ダイオード下方の絶縁膜を部分的にエッチングすることで、凸部と凹部を形成する。ｐｎ接合面積の増分に応じて、ＥＳＤ耐量を増加できる。 （もっと読む）

【課題】コスト増加を抑えつつ、半導体素子の温度が最大耐熱温度を超える異常を正確に判定することが可能な過熱判定回路及びその過熱判定回路を備える過熱保護回路を提供することを目的とする。
【解決手段】半導体素子２近傍の雰囲気温度に応じた温度検出値Ｖ２を出力する温度検出部５と、半導体素子２のオフ時に半導体素子２近傍の雰囲気温度が正常時の雰囲気温度になるときの温度検出値Ｖ２を下限値とし、半導体素子２のオン時に半導体素子２の温度が半導体素子２の最大耐熱温度になるときの温度検出値Ｖ２を上限値とする閾値Ｖ４を、半導体素子２の出力電流に応じて変更する閾値出力部６と、温度検出値Ｖ２が閾値Ｖ４を超えると、異常と判定するコンパレータ７とを備えて過熱判定回路３を構成する。 （もっと読む）

【課題】チップ面積当たりのオン抵抗を低減し電源回路等の効率を向上させた横形パワーＭＯＳＦＥＴを提供する。
【解決手段】横形パワーＭＯＳＦＥＴは、外部ソース電極と接続してある低抵抗ｐ型半導体基板１上のｐ型半導体領域の中の半導体表面からｐ型半導体領域までを貫通する低抵抗打抜き導電領域を設け、この低抵抗打抜き導電領域で挟まれる半導体領域にドレイン電極１２ａと電気的に接続される２個以上のｎ型ドレイン領域８ｂを形成し、アクティブ領域上の外部ドレイン領域１６ａを設ける。 （もっと読む）

【課題】ＥＳＤ耐量が大きく、かつ無効面積の少ないＥＳＤ保護ダイオードを備えた半導体装置を提供する。
【解決手段】半導体基板の上に絶縁膜を介して設けられ、過電圧によりブレークダウンする保護ダイオードが形成された半導体領域と、前記半導体領域に接続され前記保護ダイオードに電流を流す第１及び第２の電極と、を備え、前記保護ダイオードのＰＮ接合は、前記半導体領域の端面に露出し、前記第１及び第２の電極は、前記ＰＮ接合が露出した前記端面から離間して設けられたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】内部回路を静電破壊から保護するための静電気保護素子を備えた半導体装置を提供する。
【解決手段】保護トランジスタＱｎ１及び保護トランジスタＱｎ２各々は、ドレイン端子がパッドへと接続され、ゲート端子及びソース端子がＶＳＳへと接続される。一方、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、ゲート端子及びソース端子がＶＳＳへと接続され、ドレイン端子は各々抵抗素子Ｒ３及び抵抗素子Ｒ４を介してＶＳＳへと接続される。 （もっと読む）