半導体装置
【課題】内部回路を静電破壊から保護するための静電気保護素子を備えた半導体装置を提供する。
【解決手段】保護トランジスタＱｎ１及び保護トランジスタＱｎ２各々は、ドレイン端子がパッドへと接続され、ゲート端子及びソース端子がＶＳＳへと接続される。一方、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、ゲート端子及びソース端子がＶＳＳへと接続され、ドレイン端子は各々抵抗素子Ｒ３及び抵抗素子Ｒ４を介してＶＳＳへと接続される。
【解決手段】保護トランジスタＱｎ１及び保護トランジスタＱｎ２各々は、ドレイン端子がパッドへと接続され、ゲート端子及びソース端子がＶＳＳへと接続される。一方、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、ゲート端子及びソース端子がＶＳＳへと接続され、ドレイン端子は各々抵抗素子Ｒ３及び抵抗素子Ｒ４を介してＶＳＳへと接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に内部回路を静電破壊から保護するための静電気保護素子を備えた半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置においては、外部から加わる静電気ストレスによる内部回路の破壊を防止するため、パッドと接地（ＶＳＳ）の間に、内部回路を保護する静電気保護素子（以下、保護素子）を設けている。保護素子としては、ダイオード、ＭＯＳトランジスタ、サイリスタ等が使用されている。その中でも、ＭＯＳトランジスタは、構造が単純であり、応答速度が速く、放電能力が大きい等の理由から、保護素子として広く使用されている。
【０００３】
ＭＯＳトランジスタを保護素子として使用する場合、大きな静電気耐圧を確保するため、トランジスタの寸法（チャネル幅）を大きくすることが考えられる。しかし、これでは、保護素子が接続されるパッドの端子容量が増加する、また、保護素子の占有面積が増大するという問題が生じる。
【０００４】
そのため、実際の製品設計においては、保護素子に隣接して、予備の保護素子を設けておく。そして、静電気耐圧と端子容量の関係を測定により求めた後、予備の保護素子を接続するか否かを決定し、必要あれば予備の保護素子をパッドへと接続して最終的な保護素子を製品に適用するといった調整が行われている。
また、端子容量に関しては、半導体チップが封止されるパッケージ内における、該当端子が接続される電気配線の形状によっても変わり得るものである。そのため、各端子の容量値を揃える目的で、予備の保護素子により容量値の調整が行われることもある。
【０００５】
図６は、従来の半導体装置における、保護素子及び予備の保護素子の接続を示す回路図である。図６において、パッドとＶＳＳの間には、保護素子としてＮチャネル型ＭＯＳトランジスタ（保護トランジスタＱｎ１、保護トランジスタＱｎ２とする）、予備の保護素子としてＮチャネル型ＭＯＳトランジスタ（予備トランジスタＱｎ３、予備トランジスタＱｎ４とする）が設けられている。
【０００６】
保護トランジスタＱｎ１及び保護トランジスタＱｎ２は、パッドに接続された保護素子であり、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、パッドには接続されない予備の保護素子である。なお、説明の都合上、保護トランジスタ及び予備トランジスタを、各々２つのトランジスタで構成している。
【０００７】
保護トランジスタＱｎ１及び保護トランジスタＱｎ２各々は、ドレイン端子がパッドへと接続され、ゲート端子及びソース端子がＶＳＳへと接続されている。一方、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、ドレイン端子、ゲート端子及びソース端子が全てＶＳＳへ接続されている。
【０００８】
図７は、図６に示した回路図に対応するレイアウト図であり、従来の静電気保護素子のレイアウトを示している。図７において、保護トランジスタＱｎ１は、４本のゲートＧＰ（ゲートポリシリコン）で構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、保護トランジスタＱｎ１は、４つのトランジスタを並列接続して構成されている。４つのトランジスタとは、Ｎ型拡散層Ｓ１をソース、Ｎ型拡散層Ｄ１をドレインとするトランジスタと、Ｎ型拡散層Ｓ２をソース、Ｎ型拡散層Ｄ１をドレインとするトランジスタと、Ｎ型拡散層Ｓ２をソース、Ｎ型拡散層Ｄ２をドレインとするトランジスタと、Ｎ型拡散層Ｓ３をソース、Ｎ型拡散層Ｄ２をドレインとするトランジスタである。
【０００９】
同様に、保護トランジスタＱｎ２は、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、保護トランジスタＱｎ２は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ３をソース、Ｎ型拡散層Ｄ３をドレインとするトランジスタと、Ｎ型拡散層Ｓ４をソース、Ｎ型拡散層Ｄ３をドレインとするトランジスタである。
【００１０】
また、予備トランジスタＱｎ３は、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、予備トランジスタＱｎ３は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ４をソース、Ｎ型拡散層Ｄ４をドレインとするトランジスタと、Ｎ型拡散層Ｓ５をソース、Ｎ型拡散層Ｄ４をドレインとするトランジスタである。また、予備トランジスタＱｎ４も、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、予備トランジスタＱｎ４は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ５をソース、Ｎ型拡散層Ｄ５をドレインとするトランジスタと、Ｎ型拡散層Ｓ６をソース、Ｎ型拡散層Ｄ５をドレインとするトランジスタである。
【００１１】
そして、図７に示した全てのゲートＧＰ及びＮ型拡散層Ｓ１〜Ｓ６は、コンタクトホールＣＴ及びメタル配線を介して、同層のメタル配線Ｍ２（ＶＳＳへと接続されるメタル配線）へと接続されている。
また、Ｎ型拡散層Ｄ１〜Ｄ３は、コンタクトホールＣＴ及びメタル配線を介して、同層のメタル配線Ｍ１（パッドへ接続されるメタル配線）へ接続される。一方、Ｎ型拡散層Ｄ４〜Ｄ５は、コンタクトホールＣＴを介してメタル配線へ接続されるが、このメタル配線は、Ｃ１部でそれぞれＮ型拡散層Ｓ５〜Ｓ６からのメタル配線と短絡され、メタル配線Ｍ２へ接続される。
【００１２】
保護トランジスタＱｎ１、保護トランジスタＱｎ２、予備トランジスタＱｎ３及び予備トランジスタＱｎ４のドレイン端子、ゲート端子、ソース端子は、上記の様にメタル配線Ｍ１又はＭ２と接続される。そして、これらのトランジスタのＮ型拡散層を取り囲むように、半導体基板の表面に素子分離領域が設けられ、その周囲にＰ型拡散層ＰＤが設けられる。また、Ｐ型拡散層ＰＤは、コンタクトホールＣＴ及びメタル配線を介して、メタル配線Ｍ２へと接続されている。
【００１３】
このように構成された従来の静電気保護素子においては、パッドに静電気サージが印加されると、パッドに接続されたＮ型拡散層とＰ型半導体基板との間でブレークダウンが発生し、静電気サージは、上記Ｐ型拡散層ＰＤを介して接地配線（上記メタル配線Ｍ２）へと逃がされる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−１６７０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、このように予備の保護素子を設ける構成をとる場合、予備の保護素子をパッドと接続していなくとも、隣接する保護素子を破壊して静電気耐圧を低下させる場合がある。すなわち、図７に示したレイアウトの場合、保護トランジスタＱｎ２における２つのトランジスタのうち、予備トランジスタＱｎ３に隣接するトランジスタの放電電流が、保護トランジスタＱｎ１を構成する各トランジスタの放電電流より増加して、保護トランジスタＱｎ２が破壊するという問題があった。以下、この問題について、図８を用いて説明する。
【００１６】
図８は製造プロセス工程を終了した後の断面図であり、図７のＡ−Ａ’間に相当する断面図である。図７に対応する部分には、同一の符号を付している。なお、説明の都合上、保護トランジスタＱｎ１のＮ型拡散層Ｓ１、Ｎ型拡散層Ｓ２及びＮ型拡散層Ｓ３と、Ｎ型拡散層Ｓ１に隣接するＰ型拡散層ＰＤにおけるコンタクトは、図８において省略している。また、図８において、ＮＰＮバイポーラＢ１〜Ｂ５は、図７におけるＮ型拡散層のうちの一つをコレクタ、他の一つをエミッタ、Ｐ型半導体基板Ｐｓｕｂをベースとする寄生ラテラルバイポーラトランジスタである。
【００１７】
保護トランジスタＱｎ１のドレイン、すなわちパッドに正電位が加わると、例えばＮ型拡散層Ｄ１のゲートとの境界部で電界が大きくなり、まずＮ型拡散層Ｄ１からＰ型半導体基板Ｐｓｕｂに向かってブレークダウンする。そして、Ｎ型拡散層Ｄ１から流れ込んだ電流により、Ｐ型半導体基板Ｐｓｕｂの基板電位が浮き上がり、Ｎ型拡散層Ｄ１をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ１をエミッタとするＮＰＮバイポーラＢ１と、Ｎ型拡散層Ｄ１をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ２をエミッタとするＮＰＮバイポーラＢ２のいずれもが導通状態となり、コンタクトホールＣＴ及びメタル配線Ｍ２を介してＶＳＳへ電流が流れる。
【００１８】
一方、予備トランジスタＱｎ３に隣接する保護トランジスタＱｎ２においても、保護トランジスタＱｎ１と同じく、Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ３をエミッタとするＮＰＮバイポーラＢ３と、Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ４をエミッタとするＮＰＮバイポーラＢ４のいずれもが導通状態となり、コンタクトホールＣＴ及びメタル配線Ｍ２を介してＶＳＳへ電流が流れる。
【００１９】
ここで、予備トランジスタＱｎ３のＮ型拡散層Ｄ４は、コンタクトホールＣＴ及びメタル配線Ｍ２を介してＶＳＳへと接続されているから、Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｄ４をエミッタとするＮＰＮバイポーラＢ５が形成されている。
すなわち、Ｎ型拡散層Ｄ３とＶＳＳの間に、ＮＰＮバイポーラＢ４と、ＮＰＮバイポーラＢ４に比べてベース長の長いＮＰＮバイポーラＢ５が、並列接続された状態になっている。このＮＰＮバイポーラＢ５に電流が流れると、ＮＰＮバイポーラＢ４のベース電位は更に浮き上がり、コレクタ電流、すなわちＮ型拡散層Ｄ３からＶＳＳへ流れる電流が増大する。
【００２０】
これにより、保護トランジスタＱｎ２のトランジスタのうち、予備トランジスタＱｎ３に隣接するトランジスタの放電電流が、保護トランジスタＱｎ１を構成する各トランジスタの放電電流より増加し、保護トランジスタＱｎ２の破壊や、コンタクト部（Ｎ型拡散層Ｄ３上のコンタクトホールＣＴ）の発熱による破壊が発生する。
すなわち、従来の半導体装置においては、予備の保護素子をパッドと接続していない場合であっても、予備の保護素子に隣接する保護素子において、予備の保護素子を経由した新たな放電経路に起因して破壊が発生し、静電気耐圧を低下させるという問題があった。
【課題を解決するための手段】
【００２１】
本発明は、保護素子をパッドと接地との間に前記保護素子の端子を介して接続し、前記保護素子に隣接して予備の保護素子を配置した半導体装置であって、前記予備の保護素子を前記パッドへ接続する場合の端子は、非接続の場合において抵抗素子を介して前記接地へと接続されていることを特徴とする半導体装置である。
【発明の効果】
【００２２】
本発明の半導体装置によれば、予備の保護素子をパッドと接続していない場合、予備の保護素子に隣接する保護素子を流れる電流の一部を、抵抗素子を介して接地へと流れるようにし、予備の保護素子に隣接しない保護素子と同じ電流を流すようにできる。従って、予備の保護素子に隣接する保護素子において、予備の保護素子を経由した新たな放電経路に起因する破壊が発生せず、静電気耐圧を向上させるという効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体装置における静電保護素子の回路図である。
【図２】図１の静電保護素子のレイアウト図である。
【図３】図２の静電保護素子の断面図である。
【図４】本発明の半導体装置における静電保護素子のレイアウト図である。
【図５】図４の静電保護素子の断面図である。
【図６】従来の半導体装置における静電保護素子の回路図である。
【図７】図６の静電保護素子のレイアウト図である。
【図８】図７の静電保護素子の断面図である。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の半導体装置における、保護素子及び予備の保護素子の接続を示す回路図である。図１において、図６と同一の部分には同一の符号を付している。
図１において、パッドとＶＳＳ（接地）の間には、保護素子としてＮチャネル型ＭＯＳトランジスタ（保護トランジスタＱｎ１、保護トランジスタＱｎ２とする）、予備の保護素子としてＮチャネル型ＭＯＳトランジスタ（予備トランジスタＱｎ３、予備トランジスタＱｎ４とする）が設けられている。なお、図１におけるパッドは、半導体装置の動作時において半導体装置外部から信号が入力され、入力された信号は図１に示す抵抗素子Ｒ０を介して内部回路へ入力される。
【００２５】
図１に示した保護トランジスタＱｎ１及び保護トランジスタＱｎ２は、パッドに接続された保護素子であり、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、パッドには接続されない予備の保護素子である。なお、保護トランジスタ及び予備トランジスタを、各々２つのトランジスタで構成しているが、この数に限定されるものではない。
【００２６】
保護トランジスタＱｎ１及び保護トランジスタＱｎ２各々は、ドレイン端子がパッドへと接続され、ゲート端子及びソース端子がＶＳＳへと接続されている。一方、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、ゲート端子及びソース端子がＶＳＳへと接続され、ドレイン端子は各々抵抗素子Ｒ３及び抵抗素子Ｒ４を介してＶＳＳへと接続されている。すなわち、上述の従来の半導体装置と相違し、予備の保護素子のドレイン端子は抵抗素子を介して接地されている。
【００２７】
図２は、図１に示した回路図に対応するレイアウト図であり、本発明の半導体装置における保護素子のレイアウトを示している。図２において、図７と同一の部分には同一の符号を付している。図２において、保護トランジスタＱｎ１は、４本のゲートＧＰ（ゲートポリシリコン）で構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。
【００２８】
すなわち、保護トランジスタＱｎ１は、４つのトランジスタを並列接続して構成されている。４つのトランジスタとは、Ｎ型拡散層Ｓ１をソース、Ｎ型拡散層Ｄ１をドレインとするトランジスタと、Ｎ型拡散層Ｓ２をソース、Ｎ型拡散層Ｄ１をドレインとするトランジスタと、Ｎ型拡散層Ｓ２をソース、Ｎ型拡散層Ｄ２をドレインとするトランジスタと、Ｎ型拡散層Ｓ３をソース、Ｎ型拡散層Ｄ２をドレインとするトランジスタである。
【００２９】
同様に、保護トランジスタＱｎ２は、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、保護トランジスタＱｎ２は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ３をソース、Ｎ型拡散層Ｄ３をドレインとするトランジスタと、Ｎ型拡散層Ｓ４をソース、Ｎ型拡散層Ｄ３をドレインとするトランジスタである。
【００３０】
また、予備トランジスタＱｎ３は、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、予備トランジスタＱｎ３は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ４をソース、Ｎ型拡散層Ｄ４をドレインとするトランジスタと、Ｎ型拡散層Ｓ５をソース、Ｎ型拡散層Ｄ４をドレインとするトランジスタである。また、予備トランジスタＱｎ４も、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、予備トランジスタＱｎ４は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ５をソース、Ｎ型拡散層Ｄ５をドレインとするトランジスタと、Ｎ型拡散層Ｓ６をソース、Ｎ型拡散層Ｄ５をドレインとするトランジスタである。
【００３１】
そして、図２に示した全てのゲートＧＰ及びＮ型拡散層Ｓ１〜Ｓ６は、コンタクトホールＣＴ及びメタル配線を介して、同層のメタル配線Ｍ２（ＶＳＳへと接続されるメタル配線）へと接続されている。
また、Ｎ型拡散層Ｄ１〜Ｄ３は、コンタクトホールＣＴ及びメタル配線を介して、同層のメタル配線Ｍ１（パッドへ接続されるメタル配線）へ接続される。一方、Ｎ型拡散層Ｄ４〜Ｄ５は、コンタクトホールＣＴを介してメタル配線Ｍ３へ接続されるが、このメタル配線Ｍ３は、図中コンタクトホールＣＴ１を介して抵抗素子ＲＴの一端へと接続される。
【００３２】
ここで、図２における抵抗素子ＲＴは、トランジスタのゲートと同層のポリシリコンで構成される抵抗素子である。また、図２において、図１における抵抗素子Ｒ３，Ｒ４を、抵抗部の面積削減のため、Ｎ型拡散層Ｄ４〜Ｄ５で一つの抵抗素子ＲＴを兼用する構成としている。なお、抵抗素子はゲートと同層でなく、他の配線層や、或いは拡散層を用いて構成してもよい。
また、抵抗素子ＲＴの他端は、コンタクトホールＣＴ２及びメタル配線を介して上記メタル配線Ｍ２へと接続される。すなわち、上述の従来の半導体装置と相違し、Ｎ型拡散層Ｄ４〜Ｄ５は、抵抗素子ＲＴを介して接地される。
【００３３】
保護トランジスタＱｎ１、保護トランジスタＱｎ２、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、上記の様にメタル配線Ｍ１又はＭ２と接続される。そして、これらのトランジスタのＮ型拡散層を取り囲むように、半導体基板の表面に素子分離領域が設けられ、その周囲にＰ型拡散層ＰＤが設けられる。また、Ｐ型拡散層ＰＤは、コンタクトホールＣＴ及びメタル配線を介して、メタル配線Ｍ２へと接続されている。
【００３４】
図３は、製造プロセス工程を終了した後の断面図であり、図２のＡ−Ａ’間に相当する断面図である。図８に対応する部分には、同一の符号を付している。なお、説明の都合上、保護トランジスタＱｎ１のＮ型拡散層Ｓ１、Ｎ型拡散層Ｓ２及びＮ型拡散層Ｓ３のコンタクトホールＣＴ、保護トランジスタＱｎ２と予備トランジスタＱｎ３で共有するＮ型拡散層Ｓ４のコンタクトホールＣＴ、予備トランジスタＱｎ４のＮ型拡散層Ｓ５、Ｎ型拡散層Ｓ６のコンタクトホールＣＴ及びＰ型拡散層ＰＤのコンタクトホールＣＴは、図３において省略している。
【００３５】
また、メタル配線Ｍ３及びメタル配線Ｍ３と抵抗素子ＲＴとの間のコンタクトホールＣＴ１は、図２のＡ−Ａ’間にはないが、図３において発明の理解を容易にするため、メタル配線Ｍ３及びコンタクトホールＣＴ１を図示している。なお、図３におけるＮＰＮバイポーラＢ１〜Ｂ５は、図２におけるＮ型拡散層のうちの一つをコレクタ、他の一つをエミッタ、Ｐ型半導体基板Ｐｓｕｂをベースとする寄生ラテラルバイポーラトランジスタである。
【００３６】
ここで、抵抗素子ＲＴの抵抗値は、以下に説明する観点から設定される。すなわち、図３における保護トランジスタＱｎ２のＮ型拡散層Ｄ３の放電先を考えると、まずゲートＧＰを挟んで隣接するＮ型拡散層Ｓ３及びＮ型拡散層Ｓ４があり、これらはいずれもＶＳＳへと接続されている。すなわち、ほとんどの電流は、この経路（Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ３をエミッタとするＮＰＮバイポーラＢ３と、Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ４をエミッタとするＮＰＮバイポーラＢ４）を介して流れる。
【００３７】
しかし、Ｎ型拡散層Ｄ３からの次の放電経路として、ゲートＧＰを３本挟んだ先の、ＶＳＳへと接続されているＮ型拡散層Ｓ２とＮ型拡散層Ｓ５への経路がある。ところで、この経路は、ゲートＧＰが同一のピッチ（幅及び間隔）で配置されている場合、予備トランジスタに隣接されていない保護トランジスタＱｎ１のＮ型拡散層Ｄ１から、そこからゲートを３本挟んだ先の、ＶＳＳへと接続されているＮ型拡散層Ｓ３への経路と同じである。なぜなら、ＮＰＮバイポーラＢ５が形成されるＮ型拡散層Ｄ３からＮ型拡散層Ｄ４への経路は、保護トランジスタＱｎ１のＮ型拡散層Ｄ１からＮ型拡散層Ｄ２への経路（Ｎ型拡散層Ｄ１をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｄ２をエミッタとする図示しないＮＰＮバイポーラによる経路）に相当する。また、Ｎ型拡散層Ｄ４からＮ型拡散層Ｓ５への経路は、Ｎ型拡散層Ｄ２からＮ型拡散層Ｓ３への経路に相当する。すなわち、保護トランジスタＱｎ２のＮ型拡散層Ｄ３からＮ型拡散層Ｓ５への経路は、保護トランジスタＱｎ１のＮ型拡散層Ｄ１からＮ型拡散層Ｓ３への経路に相当する。
【００３８】
従って、保護トランジスタＱｎ２のＮ型拡散層Ｄ３から、予備トランジスタＱｎ３のＮ型拡散層Ｄ４へ放電するときの導通抵抗（Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｄ４をエミッタとするＮＰＮバイポーラＢ５の導通抵抗）が、上記Ｎ型拡散層Ｓ２又はＮ型拡散層Ｓ５まで放電するときの導通抵抗以上であれば、予備トランジスタに隣接されていない保護トランジスタＱｎ１と殆ど同じ放電状態にできると考えられる。
【００３９】
すなわち、Ｎ型拡散層Ｄ３からＮ型拡散層Ｓ２又はＮ型拡散層Ｓ５へ放電するときの導通抵抗と、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４へ放電するときの導通抵抗との差を求め、その差を、付加する抵抗素子ＲＴの抵抗値と決定すればよい。すなわち、抵抗素子ＲＴの抵抗値は、ＭＯＳトランジスタの拡散層間隔（Ｎ型拡散層Ｄ４とＮ型拡散層Ｓ５との間隔）をＬ、ＭＯＳトランジスタのチャネル幅をＷとして、（Ｐ型半導体基板Ｐｓｕｂの比抵抗）×Ｌ／Ｗで算出される。なお、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４の経路（ＮＰＮバイポーラＢ５）に殆ど電流を流さないようにするため、例えば、決定された上記抵抗値の５〜６倍以上の値を、抵抗素子ＲＴの抵抗値としてもよい。
【００４０】
このように、本実施形態による半導体装置は、保護素子（保護トランジスタＱｎ１及びＱｎ２）をパッドと接地（ＶＳＳ）との間に保護素子の端子（ドレイン端子であるＮ型拡散層Ｄ１、Ｎ型拡散層Ｄ２及びＮ型拡散層Ｄ３）を介して接続し、保護素子に隣接して予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）を配置した半導体装置であって、予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）をパッドへ接続する場合の端子（ドレイン端子であるＮ型拡散層Ｄ４及びＮ型拡散層Ｄ５）は、非接続の場合において抵抗素子（抵抗素子ＲＴ）を介して接地（ＶＳＳ）へと接続されていることを特徴とする半導体装置である。
【００４１】
本発明の半導体装置によれば、予備の保護素子（予備トランジスタＱｎ３）をパッドと接続していない場合、予備の保護素子に隣接する保護素子（保護トランジスタＱｎ２）を流れる電流の一部を、抵抗素子（抵抗素子ＲＴ）を介して接地へと流れるようにし、予備の保護素子に隣接しない保護素子（保護トランジスタＱｎ１）と同じ電流を流すようにできる。従って、予備の保護素子に隣接する保護素子（保護トランジスタＱｎ２）において、予備の保護素子（予備トランジスタＱｎ３）を経由した新たな放電経路（ＮＰＮバイポーラＢ５）に起因する破壊が発生せず、静電気耐圧を向上させるという効果を奏する。
【００４２】
次に、添付図面（図４及び図５）を参照しながら、本発明の他の実施形態について説明する。
図４は、図１に示した回路図に対応するレイアウト図であり、本発明の半導体装置における静電気保護素子のレイアウトを示している。図４において、図２と同一の部分には同一の符号を付し、詳細な説明は省略する。図４において、図２と相違する点は、図２における抵抗素子ＲＴを、Ｐ型半導体基板抵抗を用いてレイアウトした点である。
【００４３】
図４において、Ｎ型拡散層Ｄ４〜Ｄ５は、コンタクトホールＣＴを介してメタル配線Ｍ３へ接続されるが、このメタル配線Ｍ３は、図中コンタクトホールＣＴ３を介してＰ型拡散層ＰＤ２へと接続される。
すなわち、上述の第１の実施形態と相違して、Ｎ型拡散層Ｄ４〜Ｄ５は、Ｐ型拡散層ＰＤ２とＰ型拡散層ＰＤの間で形成されるＰ型半導体基板抵抗を介して接地される。なお、この抵抗の抵抗幅は、図４におけるＷ２であり、保護トランジスタ及び予備の保護トランジスタを形成するトランジスタのチャネル幅（Ｗ１）と同一の幅である。一方、抵抗長は、Ｐ型拡散層ＰＤ２とＰ型拡散層ＰＤの間の距離Ｌ２（図５において示す）である。
【００４４】
図５は、製造プロセス工程を終了した後の断面図であり、図４のＡ−Ａ’間に相当する断面図である。図３に対応する部分には、同一の符号を付し、説明を省略する。なお、図５において、図３と同様にコンタクトホールＣＴを一部省略し、図３におけるコンタクトホールＣＴ１の替りにコンタクトホールＣＴ３を図示している。
上述の通り、図５において図３と相違する点は、図３におけるゲートＧＰと同層で形成される抵抗素子ＲＴが、Ｐ型半導体基板抵抗となった点である。
【００４５】
すなわち、図３における抵抗素子用ゲートＧＰの替りに、Ｐ型拡散層ＰＤ２が新たに設けられている。また、Ｎ型拡散層Ｄ４〜Ｄ５は、メタル配線Ｍ３及びコンタクトホールＣＴ３を介して、このＰ型拡散層ＰＤ２に接続されている。
Ｐ型拡散層ＰＤ２は、Ｐ型拡散層ＰＤとＬ２の間隔をもって形成される。また、Ｎ型拡散層Ｄ４とＮ型拡散層Ｓ５の間隔を、図においてＬ１としている。なお、全てのＮ型拡散層の間隔（素子分離幅）もＬ１であるものとする。
【００４６】
ここで、抵抗素子ＲＴの抵抗値（抵抗幅Ｗ２、抵抗長Ｌ２）は、以下に説明する観点から設定される。
すなわち、抵抗素子ＲＴの抵抗値の目安となる放電時の導通抵抗は、第１の実施形態において説明したとおり、Ｎ型拡散層Ｄ３からＮ型拡散層Ｓ５へ放電する時の導通抵抗と、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４へ放電する時の導通抵抗との差である。
【００４７】
ここで、この導通抵抗の差は、Ｎ型拡散層Ｄ４とＮ型拡散層Ｓ５との間の導通抵抗となり、その抵抗長はＬ１、抵抗幅はＷ１である。従って、付加する抵抗素子ＲＴの抵抗幅Ｗ２はＷ１と等しいから、抵抗長Ｌ２を、Ｌ１と決定することができる。すなわち、抵抗素子ＲＴの抵抗値は、（Ｐ型半導体基板Ｐｓｕｂの比抵抗）×（ＭＯＳトランジスタの拡散層間隔Ｌ１）／（ＭＯＳトランジスタのチャネル幅Ｗ１）で算出される。
なお、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４の経路（ＮＰＮバイポーラＢ５）に殆ど電流を流さないようにするため、例えば、決定された上記抵抗長Ｌ２の５〜６倍以上の値を、抵抗素子ＲＴの抵抗長としてもよい。
【００４８】
このように、本実施形態による半導体装置は、保護素子（保護トランジスタＱｎ１及びＱｎ２）をパッドと接地（ＶＳＳ）との間に保護素子の端子（ドレイン端子であるＮ型拡散層Ｄ１、Ｎ型拡散層Ｄ２及びＮ型拡散層Ｄ３）を介して接続し、保護素子に隣接して予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）を配置した半導体装置であって、予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）をパッドへ接続する場合の端子（ドレイン端子であるＮ型拡散層Ｄ４及びＮ型拡散層Ｄ５）は、非接続の場合において抵抗素子（抵抗素子ＲＴ）を介して接地（ＶＳＳ）へと接続されていることを特徴とする半導体装置である。
【００４９】
また、上記保護素子（保護トランジスタＱｎ１及びＱｎ２）、上記予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）はＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）であることを特徴とする。
また、上記抵抗素子（抵抗素子ＲＴ）は、上記ＭＯＳトランジスタが形成される半導体基板（Ｐ型半導体基板Ｐｓｕｂ）により形成されていることを特徴とする。
また、上記抵抗素子の抵抗幅（Ｗ２）は上記ＭＯＳトランジスタのチャネル幅（Ｗ１２）と同一の値であり、上記抵抗素子のチャネル長（Ｌ２）は上記ＭＯＳトランジスタの素子分離幅（Ｌ１）以上の値であることを特徴とする。
【００５０】
これにより、抵抗幅Ｗ２をＷ１と合わせ、抵抗長Ｌ２をＬ１と同じ、或いはそれ以上の値に設計できるので、第１の実施形態の効果と同じ効果を得ることができる。
また、第１の実施形態における付加すべき抵抗素子はゲートＧＰの抵抗の影響を受けるため、その抵抗長は、並行配置されたトランジスタのチャネル幅（上記Ｗ１に相当する）と同じ長さ、或いはその整数倍になるとは限らない。本実施形態においては、保護トランジスタの形状、すなわち幅Ｗ１に応じて、付加抵抗の幅を設定できるので、付加抵抗を容易にレイアウト設計できる効果を奏する。
【００５１】
また、Ｎ型拡散層Ｄ３からＮ型拡散層Ｓ５へ放電する時の導通抵抗と、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４へ放電する時の導通抵抗は、その経路がＰ型半導体基板Ｐｓｕｂであるため、Ｐ型半導体基板抵抗と密接に関係する。すなわち、Ｐ型半導体基板抵抗の増減により、上記導通抵抗も増減する。従って、Ｐ型半導体基板抵抗を抵抗素子として使用することで、決定すべき抵抗値は、Ｐ型半導体基板抵抗が変動した場合の影響に応じたものとなる。そのため、付加すべき抵抗素子がゲートＧＰで構成される第１の実施形態に比べて、設計の精度が向上する効果も奏する。
【００５２】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施形態においては、半導体装置外部からの入力信号が入力される入力端子に接続された保護素子について説明したが、ＭＯＳトランジスタをバッファに用いた出力回路に接続される出力端子へ上記説明の保護素子を適用してもよい。また、保護素子としてバイポーラトランジスタを使用した半導体装置に対しても、本願発明を適用することができる。
【符号の説明】
【００５３】
Ｑｎ１，Ｑｎ２…保護トランジスタ、Ｑｎ３，Ｑｎ４…予備トランジスタ、ＧＰ…ゲート、ＣＴ，ＣＴ１，ＣＴ２，ＣＴ３…コンタクトホール、Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…Ｎ型拡散層、Ｍ１，Ｍ２，Ｍ３…メタル配線、ＰＤ，ＰＤ２…Ｐ型拡散層、Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５…ＮＰＮバイポーラ、Ｒ０，Ｒ３，Ｒ４，ＲＴ…抵抗素子、Ｐｓｕｂ…Ｐ型半導体基板
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に内部回路を静電破壊から保護するための静電気保護素子を備えた半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置においては、外部から加わる静電気ストレスによる内部回路の破壊を防止するため、パッドと接地（ＶＳＳ）の間に、内部回路を保護する静電気保護素子（以下、保護素子）を設けている。保護素子としては、ダイオード、ＭＯＳトランジスタ、サイリスタ等が使用されている。その中でも、ＭＯＳトランジスタは、構造が単純であり、応答速度が速く、放電能力が大きい等の理由から、保護素子として広く使用されている。
【０００３】
ＭＯＳトランジスタを保護素子として使用する場合、大きな静電気耐圧を確保するため、トランジスタの寸法（チャネル幅）を大きくすることが考えられる。しかし、これでは、保護素子が接続されるパッドの端子容量が増加する、また、保護素子の占有面積が増大するという問題が生じる。
【０００４】
そのため、実際の製品設計においては、保護素子に隣接して、予備の保護素子を設けておく。そして、静電気耐圧と端子容量の関係を測定により求めた後、予備の保護素子を接続するか否かを決定し、必要あれば予備の保護素子をパッドへと接続して最終的な保護素子を製品に適用するといった調整が行われている。
また、端子容量に関しては、半導体チップが封止されるパッケージ内における、該当端子が接続される電気配線の形状によっても変わり得るものである。そのため、各端子の容量値を揃える目的で、予備の保護素子により容量値の調整が行われることもある。
【０００５】
図６は、従来の半導体装置における、保護素子及び予備の保護素子の接続を示す回路図である。図６において、パッドとＶＳＳの間には、保護素子としてＮチャネル型ＭＯＳトランジスタ（保護トランジスタＱｎ１、保護トランジスタＱｎ２とする）、予備の保護素子としてＮチャネル型ＭＯＳトランジスタ（予備トランジスタＱｎ３、予備トランジスタＱｎ４とする）が設けられている。
【０００６】
保護トランジスタＱｎ１及び保護トランジスタＱｎ２は、パッドに接続された保護素子であり、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、パッドには接続されない予備の保護素子である。なお、説明の都合上、保護トランジスタ及び予備トランジスタを、各々２つのトランジスタで構成している。
【０００７】
保護トランジスタＱｎ１及び保護トランジスタＱｎ２各々は、ドレイン端子がパッドへと接続され、ゲート端子及びソース端子がＶＳＳへと接続されている。一方、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、ドレイン端子、ゲート端子及びソース端子が全てＶＳＳへ接続されている。
【０００８】
図７は、図６に示した回路図に対応するレイアウト図であり、従来の静電気保護素子のレイアウトを示している。図７において、保護トランジスタＱｎ１は、４本のゲートＧＰ（ゲートポリシリコン）で構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、保護トランジスタＱｎ１は、４つのトランジスタを並列接続して構成されている。４つのトランジスタとは、Ｎ型拡散層Ｓ１をソース、Ｎ型拡散層Ｄ１をドレインとするトランジスタと、Ｎ型拡散層Ｓ２をソース、Ｎ型拡散層Ｄ１をドレインとするトランジスタと、Ｎ型拡散層Ｓ２をソース、Ｎ型拡散層Ｄ２をドレインとするトランジスタと、Ｎ型拡散層Ｓ３をソース、Ｎ型拡散層Ｄ２をドレインとするトランジスタである。
【０００９】
同様に、保護トランジスタＱｎ２は、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、保護トランジスタＱｎ２は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ３をソース、Ｎ型拡散層Ｄ３をドレインとするトランジスタと、Ｎ型拡散層Ｓ４をソース、Ｎ型拡散層Ｄ３をドレインとするトランジスタである。
【００１０】
また、予備トランジスタＱｎ３は、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、予備トランジスタＱｎ３は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ４をソース、Ｎ型拡散層Ｄ４をドレインとするトランジスタと、Ｎ型拡散層Ｓ５をソース、Ｎ型拡散層Ｄ４をドレインとするトランジスタである。また、予備トランジスタＱｎ４も、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、予備トランジスタＱｎ４は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ５をソース、Ｎ型拡散層Ｄ５をドレインとするトランジスタと、Ｎ型拡散層Ｓ６をソース、Ｎ型拡散層Ｄ５をドレインとするトランジスタである。
【００１１】
そして、図７に示した全てのゲートＧＰ及びＮ型拡散層Ｓ１〜Ｓ６は、コンタクトホールＣＴ及びメタル配線を介して、同層のメタル配線Ｍ２（ＶＳＳへと接続されるメタル配線）へと接続されている。
また、Ｎ型拡散層Ｄ１〜Ｄ３は、コンタクトホールＣＴ及びメタル配線を介して、同層のメタル配線Ｍ１（パッドへ接続されるメタル配線）へ接続される。一方、Ｎ型拡散層Ｄ４〜Ｄ５は、コンタクトホールＣＴを介してメタル配線へ接続されるが、このメタル配線は、Ｃ１部でそれぞれＮ型拡散層Ｓ５〜Ｓ６からのメタル配線と短絡され、メタル配線Ｍ２へ接続される。
【００１２】
保護トランジスタＱｎ１、保護トランジスタＱｎ２、予備トランジスタＱｎ３及び予備トランジスタＱｎ４のドレイン端子、ゲート端子、ソース端子は、上記の様にメタル配線Ｍ１又はＭ２と接続される。そして、これらのトランジスタのＮ型拡散層を取り囲むように、半導体基板の表面に素子分離領域が設けられ、その周囲にＰ型拡散層ＰＤが設けられる。また、Ｐ型拡散層ＰＤは、コンタクトホールＣＴ及びメタル配線を介して、メタル配線Ｍ２へと接続されている。
【００１３】
このように構成された従来の静電気保護素子においては、パッドに静電気サージが印加されると、パッドに接続されたＮ型拡散層とＰ型半導体基板との間でブレークダウンが発生し、静電気サージは、上記Ｐ型拡散層ＰＤを介して接地配線（上記メタル配線Ｍ２）へと逃がされる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−１６７０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、このように予備の保護素子を設ける構成をとる場合、予備の保護素子をパッドと接続していなくとも、隣接する保護素子を破壊して静電気耐圧を低下させる場合がある。すなわち、図７に示したレイアウトの場合、保護トランジスタＱｎ２における２つのトランジスタのうち、予備トランジスタＱｎ３に隣接するトランジスタの放電電流が、保護トランジスタＱｎ１を構成する各トランジスタの放電電流より増加して、保護トランジスタＱｎ２が破壊するという問題があった。以下、この問題について、図８を用いて説明する。
【００１６】
図８は製造プロセス工程を終了した後の断面図であり、図７のＡ−Ａ’間に相当する断面図である。図７に対応する部分には、同一の符号を付している。なお、説明の都合上、保護トランジスタＱｎ１のＮ型拡散層Ｓ１、Ｎ型拡散層Ｓ２及びＮ型拡散層Ｓ３と、Ｎ型拡散層Ｓ１に隣接するＰ型拡散層ＰＤにおけるコンタクトは、図８において省略している。また、図８において、ＮＰＮバイポーラＢ１〜Ｂ５は、図７におけるＮ型拡散層のうちの一つをコレクタ、他の一つをエミッタ、Ｐ型半導体基板Ｐｓｕｂをベースとする寄生ラテラルバイポーラトランジスタである。
【００１７】
保護トランジスタＱｎ１のドレイン、すなわちパッドに正電位が加わると、例えばＮ型拡散層Ｄ１のゲートとの境界部で電界が大きくなり、まずＮ型拡散層Ｄ１からＰ型半導体基板Ｐｓｕｂに向かってブレークダウンする。そして、Ｎ型拡散層Ｄ１から流れ込んだ電流により、Ｐ型半導体基板Ｐｓｕｂの基板電位が浮き上がり、Ｎ型拡散層Ｄ１をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ１をエミッタとするＮＰＮバイポーラＢ１と、Ｎ型拡散層Ｄ１をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ２をエミッタとするＮＰＮバイポーラＢ２のいずれもが導通状態となり、コンタクトホールＣＴ及びメタル配線Ｍ２を介してＶＳＳへ電流が流れる。
【００１８】
一方、予備トランジスタＱｎ３に隣接する保護トランジスタＱｎ２においても、保護トランジスタＱｎ１と同じく、Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ３をエミッタとするＮＰＮバイポーラＢ３と、Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ４をエミッタとするＮＰＮバイポーラＢ４のいずれもが導通状態となり、コンタクトホールＣＴ及びメタル配線Ｍ２を介してＶＳＳへ電流が流れる。
【００１９】
ここで、予備トランジスタＱｎ３のＮ型拡散層Ｄ４は、コンタクトホールＣＴ及びメタル配線Ｍ２を介してＶＳＳへと接続されているから、Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｄ４をエミッタとするＮＰＮバイポーラＢ５が形成されている。
すなわち、Ｎ型拡散層Ｄ３とＶＳＳの間に、ＮＰＮバイポーラＢ４と、ＮＰＮバイポーラＢ４に比べてベース長の長いＮＰＮバイポーラＢ５が、並列接続された状態になっている。このＮＰＮバイポーラＢ５に電流が流れると、ＮＰＮバイポーラＢ４のベース電位は更に浮き上がり、コレクタ電流、すなわちＮ型拡散層Ｄ３からＶＳＳへ流れる電流が増大する。
【００２０】
これにより、保護トランジスタＱｎ２のトランジスタのうち、予備トランジスタＱｎ３に隣接するトランジスタの放電電流が、保護トランジスタＱｎ１を構成する各トランジスタの放電電流より増加し、保護トランジスタＱｎ２の破壊や、コンタクト部（Ｎ型拡散層Ｄ３上のコンタクトホールＣＴ）の発熱による破壊が発生する。
すなわち、従来の半導体装置においては、予備の保護素子をパッドと接続していない場合であっても、予備の保護素子に隣接する保護素子において、予備の保護素子を経由した新たな放電経路に起因して破壊が発生し、静電気耐圧を低下させるという問題があった。
【課題を解決するための手段】
【００２１】
本発明は、保護素子をパッドと接地との間に前記保護素子の端子を介して接続し、前記保護素子に隣接して予備の保護素子を配置した半導体装置であって、前記予備の保護素子を前記パッドへ接続する場合の端子は、非接続の場合において抵抗素子を介して前記接地へと接続されていることを特徴とする半導体装置である。
【発明の効果】
【００２２】
本発明の半導体装置によれば、予備の保護素子をパッドと接続していない場合、予備の保護素子に隣接する保護素子を流れる電流の一部を、抵抗素子を介して接地へと流れるようにし、予備の保護素子に隣接しない保護素子と同じ電流を流すようにできる。従って、予備の保護素子に隣接する保護素子において、予備の保護素子を経由した新たな放電経路に起因する破壊が発生せず、静電気耐圧を向上させるという効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体装置における静電保護素子の回路図である。
【図２】図１の静電保護素子のレイアウト図である。
【図３】図２の静電保護素子の断面図である。
【図４】本発明の半導体装置における静電保護素子のレイアウト図である。
【図５】図４の静電保護素子の断面図である。
【図６】従来の半導体装置における静電保護素子の回路図である。
【図７】図６の静電保護素子のレイアウト図である。
【図８】図７の静電保護素子の断面図である。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の半導体装置における、保護素子及び予備の保護素子の接続を示す回路図である。図１において、図６と同一の部分には同一の符号を付している。
図１において、パッドとＶＳＳ（接地）の間には、保護素子としてＮチャネル型ＭＯＳトランジスタ（保護トランジスタＱｎ１、保護トランジスタＱｎ２とする）、予備の保護素子としてＮチャネル型ＭＯＳトランジスタ（予備トランジスタＱｎ３、予備トランジスタＱｎ４とする）が設けられている。なお、図１におけるパッドは、半導体装置の動作時において半導体装置外部から信号が入力され、入力された信号は図１に示す抵抗素子Ｒ０を介して内部回路へ入力される。
【００２５】
図１に示した保護トランジスタＱｎ１及び保護トランジスタＱｎ２は、パッドに接続された保護素子であり、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、パッドには接続されない予備の保護素子である。なお、保護トランジスタ及び予備トランジスタを、各々２つのトランジスタで構成しているが、この数に限定されるものではない。
【００２６】
保護トランジスタＱｎ１及び保護トランジスタＱｎ２各々は、ドレイン端子がパッドへと接続され、ゲート端子及びソース端子がＶＳＳへと接続されている。一方、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、ゲート端子及びソース端子がＶＳＳへと接続され、ドレイン端子は各々抵抗素子Ｒ３及び抵抗素子Ｒ４を介してＶＳＳへと接続されている。すなわち、上述の従来の半導体装置と相違し、予備の保護素子のドレイン端子は抵抗素子を介して接地されている。
【００２７】
図２は、図１に示した回路図に対応するレイアウト図であり、本発明の半導体装置における保護素子のレイアウトを示している。図２において、図７と同一の部分には同一の符号を付している。図２において、保護トランジスタＱｎ１は、４本のゲートＧＰ（ゲートポリシリコン）で構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。
【００２８】
すなわち、保護トランジスタＱｎ１は、４つのトランジスタを並列接続して構成されている。４つのトランジスタとは、Ｎ型拡散層Ｓ１をソース、Ｎ型拡散層Ｄ１をドレインとするトランジスタと、Ｎ型拡散層Ｓ２をソース、Ｎ型拡散層Ｄ１をドレインとするトランジスタと、Ｎ型拡散層Ｓ２をソース、Ｎ型拡散層Ｄ２をドレインとするトランジスタと、Ｎ型拡散層Ｓ３をソース、Ｎ型拡散層Ｄ２をドレインとするトランジスタである。
【００２９】
同様に、保護トランジスタＱｎ２は、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、保護トランジスタＱｎ２は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ３をソース、Ｎ型拡散層Ｄ３をドレインとするトランジスタと、Ｎ型拡散層Ｓ４をソース、Ｎ型拡散層Ｄ３をドレインとするトランジスタである。
【００３０】
また、予備トランジスタＱｎ３は、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、予備トランジスタＱｎ３は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ４をソース、Ｎ型拡散層Ｄ４をドレインとするトランジスタと、Ｎ型拡散層Ｓ５をソース、Ｎ型拡散層Ｄ４をドレインとするトランジスタである。また、予備トランジスタＱｎ４も、２本のゲートＧＰで構成されており、それぞれの両脇において半導体基板の表面にＮ型拡散層が形成されている。すなわち、予備トランジスタＱｎ４は、２つのトランジスタを並列接続して構成されている。２つのトランジスタは、Ｎ型拡散層Ｓ５をソース、Ｎ型拡散層Ｄ５をドレインとするトランジスタと、Ｎ型拡散層Ｓ６をソース、Ｎ型拡散層Ｄ５をドレインとするトランジスタである。
【００３１】
そして、図２に示した全てのゲートＧＰ及びＮ型拡散層Ｓ１〜Ｓ６は、コンタクトホールＣＴ及びメタル配線を介して、同層のメタル配線Ｍ２（ＶＳＳへと接続されるメタル配線）へと接続されている。
また、Ｎ型拡散層Ｄ１〜Ｄ３は、コンタクトホールＣＴ及びメタル配線を介して、同層のメタル配線Ｍ１（パッドへ接続されるメタル配線）へ接続される。一方、Ｎ型拡散層Ｄ４〜Ｄ５は、コンタクトホールＣＴを介してメタル配線Ｍ３へ接続されるが、このメタル配線Ｍ３は、図中コンタクトホールＣＴ１を介して抵抗素子ＲＴの一端へと接続される。
【００３２】
ここで、図２における抵抗素子ＲＴは、トランジスタのゲートと同層のポリシリコンで構成される抵抗素子である。また、図２において、図１における抵抗素子Ｒ３，Ｒ４を、抵抗部の面積削減のため、Ｎ型拡散層Ｄ４〜Ｄ５で一つの抵抗素子ＲＴを兼用する構成としている。なお、抵抗素子はゲートと同層でなく、他の配線層や、或いは拡散層を用いて構成してもよい。
また、抵抗素子ＲＴの他端は、コンタクトホールＣＴ２及びメタル配線を介して上記メタル配線Ｍ２へと接続される。すなわち、上述の従来の半導体装置と相違し、Ｎ型拡散層Ｄ４〜Ｄ５は、抵抗素子ＲＴを介して接地される。
【００３３】
保護トランジスタＱｎ１、保護トランジスタＱｎ２、予備トランジスタＱｎ３及び予備トランジスタＱｎ４は、上記の様にメタル配線Ｍ１又はＭ２と接続される。そして、これらのトランジスタのＮ型拡散層を取り囲むように、半導体基板の表面に素子分離領域が設けられ、その周囲にＰ型拡散層ＰＤが設けられる。また、Ｐ型拡散層ＰＤは、コンタクトホールＣＴ及びメタル配線を介して、メタル配線Ｍ２へと接続されている。
【００３４】
図３は、製造プロセス工程を終了した後の断面図であり、図２のＡ−Ａ’間に相当する断面図である。図８に対応する部分には、同一の符号を付している。なお、説明の都合上、保護トランジスタＱｎ１のＮ型拡散層Ｓ１、Ｎ型拡散層Ｓ２及びＮ型拡散層Ｓ３のコンタクトホールＣＴ、保護トランジスタＱｎ２と予備トランジスタＱｎ３で共有するＮ型拡散層Ｓ４のコンタクトホールＣＴ、予備トランジスタＱｎ４のＮ型拡散層Ｓ５、Ｎ型拡散層Ｓ６のコンタクトホールＣＴ及びＰ型拡散層ＰＤのコンタクトホールＣＴは、図３において省略している。
【００３５】
また、メタル配線Ｍ３及びメタル配線Ｍ３と抵抗素子ＲＴとの間のコンタクトホールＣＴ１は、図２のＡ−Ａ’間にはないが、図３において発明の理解を容易にするため、メタル配線Ｍ３及びコンタクトホールＣＴ１を図示している。なお、図３におけるＮＰＮバイポーラＢ１〜Ｂ５は、図２におけるＮ型拡散層のうちの一つをコレクタ、他の一つをエミッタ、Ｐ型半導体基板Ｐｓｕｂをベースとする寄生ラテラルバイポーラトランジスタである。
【００３６】
ここで、抵抗素子ＲＴの抵抗値は、以下に説明する観点から設定される。すなわち、図３における保護トランジスタＱｎ２のＮ型拡散層Ｄ３の放電先を考えると、まずゲートＧＰを挟んで隣接するＮ型拡散層Ｓ３及びＮ型拡散層Ｓ４があり、これらはいずれもＶＳＳへと接続されている。すなわち、ほとんどの電流は、この経路（Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ３をエミッタとするＮＰＮバイポーラＢ３と、Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｓ４をエミッタとするＮＰＮバイポーラＢ４）を介して流れる。
【００３７】
しかし、Ｎ型拡散層Ｄ３からの次の放電経路として、ゲートＧＰを３本挟んだ先の、ＶＳＳへと接続されているＮ型拡散層Ｓ２とＮ型拡散層Ｓ５への経路がある。ところで、この経路は、ゲートＧＰが同一のピッチ（幅及び間隔）で配置されている場合、予備トランジスタに隣接されていない保護トランジスタＱｎ１のＮ型拡散層Ｄ１から、そこからゲートを３本挟んだ先の、ＶＳＳへと接続されているＮ型拡散層Ｓ３への経路と同じである。なぜなら、ＮＰＮバイポーラＢ５が形成されるＮ型拡散層Ｄ３からＮ型拡散層Ｄ４への経路は、保護トランジスタＱｎ１のＮ型拡散層Ｄ１からＮ型拡散層Ｄ２への経路（Ｎ型拡散層Ｄ１をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｄ２をエミッタとする図示しないＮＰＮバイポーラによる経路）に相当する。また、Ｎ型拡散層Ｄ４からＮ型拡散層Ｓ５への経路は、Ｎ型拡散層Ｄ２からＮ型拡散層Ｓ３への経路に相当する。すなわち、保護トランジスタＱｎ２のＮ型拡散層Ｄ３からＮ型拡散層Ｓ５への経路は、保護トランジスタＱｎ１のＮ型拡散層Ｄ１からＮ型拡散層Ｓ３への経路に相当する。
【００３８】
従って、保護トランジスタＱｎ２のＮ型拡散層Ｄ３から、予備トランジスタＱｎ３のＮ型拡散層Ｄ４へ放電するときの導通抵抗（Ｎ型拡散層Ｄ３をコレクタ、Ｐ型半導体基板Ｐｓｕｂをベース、Ｎ型拡散層Ｄ４をエミッタとするＮＰＮバイポーラＢ５の導通抵抗）が、上記Ｎ型拡散層Ｓ２又はＮ型拡散層Ｓ５まで放電するときの導通抵抗以上であれば、予備トランジスタに隣接されていない保護トランジスタＱｎ１と殆ど同じ放電状態にできると考えられる。
【００３９】
すなわち、Ｎ型拡散層Ｄ３からＮ型拡散層Ｓ２又はＮ型拡散層Ｓ５へ放電するときの導通抵抗と、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４へ放電するときの導通抵抗との差を求め、その差を、付加する抵抗素子ＲＴの抵抗値と決定すればよい。すなわち、抵抗素子ＲＴの抵抗値は、ＭＯＳトランジスタの拡散層間隔（Ｎ型拡散層Ｄ４とＮ型拡散層Ｓ５との間隔）をＬ、ＭＯＳトランジスタのチャネル幅をＷとして、（Ｐ型半導体基板Ｐｓｕｂの比抵抗）×Ｌ／Ｗで算出される。なお、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４の経路（ＮＰＮバイポーラＢ５）に殆ど電流を流さないようにするため、例えば、決定された上記抵抗値の５〜６倍以上の値を、抵抗素子ＲＴの抵抗値としてもよい。
【００４０】
このように、本実施形態による半導体装置は、保護素子（保護トランジスタＱｎ１及びＱｎ２）をパッドと接地（ＶＳＳ）との間に保護素子の端子（ドレイン端子であるＮ型拡散層Ｄ１、Ｎ型拡散層Ｄ２及びＮ型拡散層Ｄ３）を介して接続し、保護素子に隣接して予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）を配置した半導体装置であって、予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）をパッドへ接続する場合の端子（ドレイン端子であるＮ型拡散層Ｄ４及びＮ型拡散層Ｄ５）は、非接続の場合において抵抗素子（抵抗素子ＲＴ）を介して接地（ＶＳＳ）へと接続されていることを特徴とする半導体装置である。
【００４１】
本発明の半導体装置によれば、予備の保護素子（予備トランジスタＱｎ３）をパッドと接続していない場合、予備の保護素子に隣接する保護素子（保護トランジスタＱｎ２）を流れる電流の一部を、抵抗素子（抵抗素子ＲＴ）を介して接地へと流れるようにし、予備の保護素子に隣接しない保護素子（保護トランジスタＱｎ１）と同じ電流を流すようにできる。従って、予備の保護素子に隣接する保護素子（保護トランジスタＱｎ２）において、予備の保護素子（予備トランジスタＱｎ３）を経由した新たな放電経路（ＮＰＮバイポーラＢ５）に起因する破壊が発生せず、静電気耐圧を向上させるという効果を奏する。
【００４２】
次に、添付図面（図４及び図５）を参照しながら、本発明の他の実施形態について説明する。
図４は、図１に示した回路図に対応するレイアウト図であり、本発明の半導体装置における静電気保護素子のレイアウトを示している。図４において、図２と同一の部分には同一の符号を付し、詳細な説明は省略する。図４において、図２と相違する点は、図２における抵抗素子ＲＴを、Ｐ型半導体基板抵抗を用いてレイアウトした点である。
【００４３】
図４において、Ｎ型拡散層Ｄ４〜Ｄ５は、コンタクトホールＣＴを介してメタル配線Ｍ３へ接続されるが、このメタル配線Ｍ３は、図中コンタクトホールＣＴ３を介してＰ型拡散層ＰＤ２へと接続される。
すなわち、上述の第１の実施形態と相違して、Ｎ型拡散層Ｄ４〜Ｄ５は、Ｐ型拡散層ＰＤ２とＰ型拡散層ＰＤの間で形成されるＰ型半導体基板抵抗を介して接地される。なお、この抵抗の抵抗幅は、図４におけるＷ２であり、保護トランジスタ及び予備の保護トランジスタを形成するトランジスタのチャネル幅（Ｗ１）と同一の幅である。一方、抵抗長は、Ｐ型拡散層ＰＤ２とＰ型拡散層ＰＤの間の距離Ｌ２（図５において示す）である。
【００４４】
図５は、製造プロセス工程を終了した後の断面図であり、図４のＡ−Ａ’間に相当する断面図である。図３に対応する部分には、同一の符号を付し、説明を省略する。なお、図５において、図３と同様にコンタクトホールＣＴを一部省略し、図３におけるコンタクトホールＣＴ１の替りにコンタクトホールＣＴ３を図示している。
上述の通り、図５において図３と相違する点は、図３におけるゲートＧＰと同層で形成される抵抗素子ＲＴが、Ｐ型半導体基板抵抗となった点である。
【００４５】
すなわち、図３における抵抗素子用ゲートＧＰの替りに、Ｐ型拡散層ＰＤ２が新たに設けられている。また、Ｎ型拡散層Ｄ４〜Ｄ５は、メタル配線Ｍ３及びコンタクトホールＣＴ３を介して、このＰ型拡散層ＰＤ２に接続されている。
Ｐ型拡散層ＰＤ２は、Ｐ型拡散層ＰＤとＬ２の間隔をもって形成される。また、Ｎ型拡散層Ｄ４とＮ型拡散層Ｓ５の間隔を、図においてＬ１としている。なお、全てのＮ型拡散層の間隔（素子分離幅）もＬ１であるものとする。
【００４６】
ここで、抵抗素子ＲＴの抵抗値（抵抗幅Ｗ２、抵抗長Ｌ２）は、以下に説明する観点から設定される。
すなわち、抵抗素子ＲＴの抵抗値の目安となる放電時の導通抵抗は、第１の実施形態において説明したとおり、Ｎ型拡散層Ｄ３からＮ型拡散層Ｓ５へ放電する時の導通抵抗と、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４へ放電する時の導通抵抗との差である。
【００４７】
ここで、この導通抵抗の差は、Ｎ型拡散層Ｄ４とＮ型拡散層Ｓ５との間の導通抵抗となり、その抵抗長はＬ１、抵抗幅はＷ１である。従って、付加する抵抗素子ＲＴの抵抗幅Ｗ２はＷ１と等しいから、抵抗長Ｌ２を、Ｌ１と決定することができる。すなわち、抵抗素子ＲＴの抵抗値は、（Ｐ型半導体基板Ｐｓｕｂの比抵抗）×（ＭＯＳトランジスタの拡散層間隔Ｌ１）／（ＭＯＳトランジスタのチャネル幅Ｗ１）で算出される。
なお、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４の経路（ＮＰＮバイポーラＢ５）に殆ど電流を流さないようにするため、例えば、決定された上記抵抗長Ｌ２の５〜６倍以上の値を、抵抗素子ＲＴの抵抗長としてもよい。
【００４８】
このように、本実施形態による半導体装置は、保護素子（保護トランジスタＱｎ１及びＱｎ２）をパッドと接地（ＶＳＳ）との間に保護素子の端子（ドレイン端子であるＮ型拡散層Ｄ１、Ｎ型拡散層Ｄ２及びＮ型拡散層Ｄ３）を介して接続し、保護素子に隣接して予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）を配置した半導体装置であって、予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）をパッドへ接続する場合の端子（ドレイン端子であるＮ型拡散層Ｄ４及びＮ型拡散層Ｄ５）は、非接続の場合において抵抗素子（抵抗素子ＲＴ）を介して接地（ＶＳＳ）へと接続されていることを特徴とする半導体装置である。
【００４９】
また、上記保護素子（保護トランジスタＱｎ１及びＱｎ２）、上記予備の保護素子（予備トランジスタＱｎ３及びＱｎ４）はＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）であることを特徴とする。
また、上記抵抗素子（抵抗素子ＲＴ）は、上記ＭＯＳトランジスタが形成される半導体基板（Ｐ型半導体基板Ｐｓｕｂ）により形成されていることを特徴とする。
また、上記抵抗素子の抵抗幅（Ｗ２）は上記ＭＯＳトランジスタのチャネル幅（Ｗ１２）と同一の値であり、上記抵抗素子のチャネル長（Ｌ２）は上記ＭＯＳトランジスタの素子分離幅（Ｌ１）以上の値であることを特徴とする。
【００５０】
これにより、抵抗幅Ｗ２をＷ１と合わせ、抵抗長Ｌ２をＬ１と同じ、或いはそれ以上の値に設計できるので、第１の実施形態の効果と同じ効果を得ることができる。
また、第１の実施形態における付加すべき抵抗素子はゲートＧＰの抵抗の影響を受けるため、その抵抗長は、並行配置されたトランジスタのチャネル幅（上記Ｗ１に相当する）と同じ長さ、或いはその整数倍になるとは限らない。本実施形態においては、保護トランジスタの形状、すなわち幅Ｗ１に応じて、付加抵抗の幅を設定できるので、付加抵抗を容易にレイアウト設計できる効果を奏する。
【００５１】
また、Ｎ型拡散層Ｄ３からＮ型拡散層Ｓ５へ放電する時の導通抵抗と、Ｎ型拡散層Ｄ３からＮ型拡散層Ｄ４へ放電する時の導通抵抗は、その経路がＰ型半導体基板Ｐｓｕｂであるため、Ｐ型半導体基板抵抗と密接に関係する。すなわち、Ｐ型半導体基板抵抗の増減により、上記導通抵抗も増減する。従って、Ｐ型半導体基板抵抗を抵抗素子として使用することで、決定すべき抵抗値は、Ｐ型半導体基板抵抗が変動した場合の影響に応じたものとなる。そのため、付加すべき抵抗素子がゲートＧＰで構成される第１の実施形態に比べて、設計の精度が向上する効果も奏する。
【００５２】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施形態においては、半導体装置外部からの入力信号が入力される入力端子に接続された保護素子について説明したが、ＭＯＳトランジスタをバッファに用いた出力回路に接続される出力端子へ上記説明の保護素子を適用してもよい。また、保護素子としてバイポーラトランジスタを使用した半導体装置に対しても、本願発明を適用することができる。
【符号の説明】
【００５３】
Ｑｎ１，Ｑｎ２…保護トランジスタ、Ｑｎ３，Ｑｎ４…予備トランジスタ、ＧＰ…ゲート、ＣＴ，ＣＴ１，ＣＴ２，ＣＴ３…コンタクトホール、Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…Ｎ型拡散層、Ｍ１，Ｍ２，Ｍ３…メタル配線、ＰＤ，ＰＤ２…Ｐ型拡散層、Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５…ＮＰＮバイポーラ、Ｒ０，Ｒ３，Ｒ４，ＲＴ…抵抗素子、Ｐｓｕｂ…Ｐ型半導体基板
【特許請求の範囲】
【請求項１】
保護素子をパッドと接地との間に前記保護素子の端子を介して接続し、前記保護素子に隣接して予備の保護素子を配置した半導体装置であって、前記予備の保護素子を前記パッドへ接続する場合の端子は、非接続の場合において抵抗素子を介して前記接地へと接続されていることを特徴とする半導体装置。
【請求項２】
前記保護素子、前記予備の保護素子はＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記抵抗素子は、前記ＭＯＳトランジスタのゲート電極と同層の配線により形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記抵抗素子の抵抗値は、（前記ＭＯＳトランジスタが形成される半導体基板の比抵抗）×（前記ＭＯＳトランジスタの拡散層間隔）／（前記ＭＯＳトランジスタのチャネル幅）で算出される値以上であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記抵抗素子は、前記ＭＯＳトランジスタが形成される半導体基板により形成されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記抵抗素子の抵抗幅は、前記ＭＯＳトランジスタのチャネル幅と同一の値であり、前記抵抗素子のチャネル長は、前記ＭＯＳトランジスタの素子分離幅以上の値であることを特徴とする請求項５記載の半導体装置。
【請求項１】
保護素子をパッドと接地との間に前記保護素子の端子を介して接続し、前記保護素子に隣接して予備の保護素子を配置した半導体装置であって、前記予備の保護素子を前記パッドへ接続する場合の端子は、非接続の場合において抵抗素子を介して前記接地へと接続されていることを特徴とする半導体装置。
【請求項２】
前記保護素子、前記予備の保護素子はＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記抵抗素子は、前記ＭＯＳトランジスタのゲート電極と同層の配線により形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記抵抗素子の抵抗値は、（前記ＭＯＳトランジスタが形成される半導体基板の比抵抗）×（前記ＭＯＳトランジスタの拡散層間隔）／（前記ＭＯＳトランジスタのチャネル幅）で算出される値以上であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記抵抗素子は、前記ＭＯＳトランジスタが形成される半導体基板により形成されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記抵抗素子の抵抗幅は、前記ＭＯＳトランジスタのチャネル幅と同一の値であり、前記抵抗素子のチャネル長は、前記ＭＯＳトランジスタの素子分離幅以上の値であることを特徴とする請求項５記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−９２８９（Ｐ２０１１−９２８９Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１４８８５４（Ｐ２００９−１４８８５４）
【出願日】平成２１年６月２３日（２００９．６．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２３日（２００９．６．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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